[发明专利]多径衰落信道测试装置

说明书

技术领域

本发明涉及信道衰落模拟测试领域，特别涉及一种多径衰落信道测试 装置。

背景技术

随着通信技术的发展，追求传输高可靠性、高质量、高速率的移动无 线多媒体传输技术已是必然趋势。然而在无线信号传播的过程中，其容易受 周围建筑物、环境、天气、移动速度等因素的影响，产生衰落。

因此，对进行预估实际环境，以判断衰落的类型是非常关键，也是非 常必要的，则测试多径衰落的相应衰落型谱和参数性能等具有十分重要的意 义。

发明内容

本发明的目的是克服或减缓至少上述缺点中的部分，特此提供一种多 径衰落信道测试装置，其包括，

4个采集通道，任意所述的采集通道连接有ADC采集单元；

多路数字信号处理单元，耦接所有ADC采集单元；

数据传输单元，通讯所述多路数字信号处理单元与上位机；

上位机，由所述多路数字信号处理单元传输的被测信道，取得衰落谱 型、或被测信道的信道系数或被测信道的损耗功率。

优选地，所述ADC采集单元具有400MSa/s的采集速率。

优选地，所述多路数字信号处理单元包括，

FPGA数字信号处理单元，实时地处理所述ADC采集单元采集的实 时信号；

DSP数字信号处理单元，处理所述ADC采集单元采集的基带信号。

优选地，所述

数据传输单元包括CPCI总线和高速pciE总线传递单元，所述DPS 数字信号处理单元通过CPCI总线与上位机通讯，所述FPGA数字信号处理 单元通过高速pciE总线传递单元与上位机通讯。

优选地，所述高速pciE总线传递单元包括至少一个波形存储单元和 PICE总线，所述FPGA数字信号处理单元与所有波形存储单元耦接，所述 的波形存储单元与PICE总线耦接，所述PICE总线与上位机耦接。

优选地，一个所述的ADC采集单元采集被测信道且实时传输至FPGA 数字信号处理单元，所述FPGA数字信号处理单元，通过数据传输单元通讯 所述被测信道至上位机，所述上位机通过MATLAB仿真取得被测信道的谱 型，所述上位机比较所述被测信道对应的谱型与测试谱型，确定被测信道的 衰落模型。

优选地，至少两个所述的ADC采集单元采集被测信道且实时传输至 FPGA数字信号处理单元，所述FPGA数字信号处理单元传输与DSP数字信 号处理单元耦接，所述DSP数字信号处理单元对FPGA数字信号处理单元 接收的被测信道进行数据计算且通过数据传输单元传输数据计算的结果至 上位机，所述上位机显示所述数据计算的结果且计算信道矩阵。

优选地，两个所述的ADC采集单元采集分别采集无损耗数据和实际 信道数据，所述多路数字信号处理单元由所述无损耗数据和实际信道数据， 计算损耗结果，所述上位机显示损耗结果。

本发明采用4个ADC采集单元和FPGA数字信号处理单元实时地对 被测信道进行计算，或直接通过DSP数字信号处理单元对基带信号进行处 理，适用于多路信号的测试。满足多种信道衰落类型及多普勒频谱要求，具 有操作简单，成本低等优点。

附图说明

现在将参照所附附图更加详细地描述本发明的这些和其它方面，其所 示为本发明的当前优选实施例。其中：

图1为本实施例的结构框图；

图2为本实施例的工作原理图。

具体实施方式

下面结合附图和具体实例，进一步阐明本发明，应理解这些实施例仅 用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域 技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限 定的范围。

如图1所示，一种多径衰落信道测试装置，其包括4个采集通道，4 个采集通道分别连接有ADC采集单元，所有ADC采集单元与FPGA数字信 号处理单元连接，FPGA数字信号处理单元与DPS信号处理单元连接，FPGA 通过两个作为波形存储单元的2GB的DDR3与PICE连接，PICE与上位机 连接，DSP数字信号处理单元通过CPCI总线与上位机通讯。