[发明专利]一种基于延时单元的自恢复抗单粒子锁存器结构在审
申请号: | 201510969497.2 | 申请日: | 2015-12-21 |
公开(公告)号: | CN105577160A | 公开(公告)日: | 2016-05-11 |
发明(设计)人: | 黄正峰;王世超;梁华国;欧阳一鸣;易茂祥;鲁迎春;闫爱斌;许晓琳 | 申请(专利权)人: | 合肥工业大学 |
主分类号: | H03K19/003 | 分类号: | H03K19/003 |
代理公司: | 安徽合肥华信知识产权代理有限公司 34112 | 代理人: | 余成俊 |
地址: | 230009 安*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 一种 基于 延时 单元 恢复 粒子 锁存器 结构 | ||
1.一种基于延时单元的自恢复抗单粒子锁存器结构,其特征在于,包括两个钟控反相器结构、四个双输入反相器结构、两个传输门结构、一个延时单元结构(4)和一个C单元结构(5);所述的两个钟控反相器结构依次为第一钟控反相器(11)、第二钟控反相器(12);四个双输入反相器结构依次为第一双输入反相器(21)、第二双输入反相器(22)、第三双输入反相器(23)、第四双输入反相器(24);两个传输门结构依次为第一传输门(31)、第二传输门(32);其中每个双输入反相器结构均含有第一信号输入端、第二信号输入端和信号输出端;其中C单元结构含有第一信号输入端、第二信号输入端和信号输出端;其中,第一钟控反相器(11)的信号输入端为本锁存器的数据输入端,第一钟控反相器(11)的信号输出端分别与第一双输入反相器(21)的第一信号输入端、第三双输入反相器(23)的第二信号输入端、第一传输门(31)的信号输出端、C单元结构(5)的第一信号输入端相连接;第二钟控反相器(12)的信号输入端为本锁存器的数据输入端,第二钟控反相器(12)的信号输出端分别与第一双输入反相器(21)的第二信号输入端、第三双输入反相器(23)的第一信号输入端、第二传输门(32)的信号输入端相连接;第一双输入反相器(21)的信号输出端分别与第二双输入反相器(22)的第二信号输入端、第四双输入反相器(24)的第一信号输入端相连接;第三双输入反相器(23)的信号输出端分别与第二双输入反相器(22)的第一信号输入端、第四双输入反相器(24)的第二信号输入端相连接;第二双输入反相器(22)的信号输出端与第一传输门(31)的信号输入端相连接;第四双输入反相器(24)的信号输出端分别与第二传输门(32)的信号输出端和延时单元(4)的信号输入端相连接;延时单元(4)的信号输出端和C单元结构(5)的第二信号输入端相连接;C单元结构(5)的信号输出端为本锁存器的数据输出端;所述的第一钟控反相器(11)、第二钟控反相器(12)具有相同的时钟;第一传输门(31)、第二传输门(32)具有相同的时钟。
2.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构,其特征在于,所述的双输入反相器结构由第一PMOS管MP1和第一NMOS管MN1组成;其中,第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连,为双输入反相器结构的信号输出端;第一PMOS管MP1的栅极接双输入反相器结构的第一信号输入端,第一NMOS管MN1的栅极接双输入反相器结构的第二信号输入端;第一PMOS管MP1的源极接电源VDD,第一NMOS管MN1的源极接地;第一PMOS管MP1的衬底接电源VDD,第一NMOS管MN1的衬底接地。
3.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构,其特征在于,所述的延时单元结构由4个反相器串联组成,所述的反相器包括第一PMOS管MP1和第一NMOS管MN1,第一PMOS管MP1的源极与电源VDD相连,第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连,形成信号输出端;第一NMOS管MN1的源极接地;第一PMOS管MP1与第一NMOS管MN1的栅极相连,形成信号输入端;所述的延时单元结构由第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4相级联组成,第一反相器I1的信号输出端与第二反相器I2的输入端相连,第二反相器I2的信号输出端与第三反相器I3的输入端相连,第三反相器I3的信号输出端与第四反相器I4的输入端相连,第一反相器I1的信号输入端为整个信号延时电路的输入端,第四反相器I4的输出端为整个信号延时电路的信号输出端。
4.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构,其特征在于,所述C单元结构由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成;其中,第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接,第一PMOS管MP1的栅极与第一NMOS管MN1栅极之间的节点为C单元电路的第一信号输入端;第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接;第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接,第二PMOS管MP2的栅极与第二NMOS管MN2栅极之间的节点为C单元电路的第二信号输入端;第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接,第二PMOS管MP2的漏极与第一NMOS管MN1的漏极之间的节点为C单元电路的信号输出入端;第一NMOS管MN1的衬底接地;第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接,第二NMOS管MN2的源极以及第二NMOS管MN2的衬底均接地;第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与电源VDD相连接。
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