[发明专利]半导体装置

说明书

本发明公开了一种半导体装置，其包括第一导电型晶体管和第二导电型晶体管，其中，第一导电型和第二导电型彼此不同，第一导电型晶体管和第二导电型晶体管每一者均包括：(ⅰ)包括多个金属层的金属栅极电极，以及(ⅱ)金属栅极电极侧壁间隔部，第一导电型晶体管的金属栅极电极的侧壁与第一导电型晶体管的金属栅极电极的相对应的侧壁间隔部之间的距离大于第二导电型晶体管的金属栅极电极的侧壁与第二导电型晶体管的金属栅极电极的相对应的侧壁间隔部之间的距离，并且第一导电型晶体管的金属栅极电极的栅极长度与第二导电型晶体管的金属栅极电极的栅极长度不同。本发明可以提供具有微细结构并能够使栅极长度最优化的半导体装置。

本申请是申请日为2011年10月21日、发明名称为“半导体装置和半导体装置制造方法”的申请号为201110322857.1专利申请的分案申请。

相关申请的交叉参考

本申请包含与2010年10月29日向日本专利局提交的日本优先权专利申请JP2010-243251所公开的内容相关的主题，因此将该日本优先权申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及一种使用金属栅极电极的半导体装置以及这种半导体装置的制造方法。

背景技术

在相关技术中，根据摩尔定律(Moore’s law)，半导体装置的集成度每18至24个月就会增加一倍。然而，在90nm节点附近的栅极隧道漏电流(gate tunnel leakage current)是不能被忽视的，因此已经几乎完全停止了对MOSFET的栅极氧化物膜的薄化。另外，由于难以控制短沟道效应(short channel effect)，所以栅极长度的缩减进展缓慢。

因此，难以提高MOSFET自身的性能，在90nm节点上或90nm节点之后已经利用诸如双应力衬里(Dual Stress Liner；DSL)或埋置的SiGe等机械应力来实现让迁移率提高的工程。在制造方面考虑到的机械应力技术主要应用于45nm节点之前。在45nm节点之后，通过提高具有HKMG结构的栅极氧化物膜的介电常数，对栅极氧化物膜的缩放技术(scaling)已经开始取得进展，上述HKMG结构使用了高介电常数(HK：高k)和金属栅极(metal gate；MG)电极。

上述HKMG结构是主要使用诸如先栅极(gate-first)法和后栅极(gate-last)法这两种方法制造而成的。

在先栅极法中，仅用HKMG结构代替相关技术中的多晶硅栅极结构或者SiON栅极绝缘膜结构，因此结构是相对简单的。

另一方面，在后栅极法中，在除去层间绝缘层之后用HKMG结构代替最初形成的多晶硅伪栅极电极结构(例如，参照专利文献JP-A-2007-134432)。因此，这一制造方法与相关技术中的半导体装置制造方法大不相同。在后栅极结构中，有许多情形是在使用同一高k(HK)绝缘层的NMOS和PMOS中采用了具有不同功函数(work function)的金属。另外，由于加工的是非常微细的图形，因而为了易于制造，被图形化的栅极长度最好是按照恒定的规则而布置着。

这里，图14示出了相关技术中具有HKMG结构的半导体装置。另外，图15A至15C示出了相关技术中作为具有HKMG结构的半导体装置的制造方法的后栅极制造工序。

图14中所示的半导体装置60包括：设置有预定的元件分离区域及扩散区域的半导体基体61；形成于半导体基体61上的栅极电极62和栅极电极63；以及层间绝缘层64。栅极电极62具有形成于半导体基体61上的金属栅极电极68，并且在该金属栅极电极68与半导体基体61之间设置有HK绝缘层65、Pfet用WF(功函数)金属层66和Nfet用WF(功函数)金属层67。栅极电极63具有形成于半导体基体61上的金属栅极电极68，并且在该金属栅极电极68与半导体基体61之间设置有HK绝缘层65和Nfet用WF(功函数)金属层67。此外，栅极电极62和栅极电极63均具有形成在金属栅极电极68的侧壁处的侧壁间隔部69。