[发明专利]具有挠性互连结构的芯片尺寸封装

说明书

一种芯片尺寸封装及其制造方法。芯片尺寸封装包括基片、挠性互连结构和粘结结构。基片在主表面处具有接触垫。挠性互连结构包括：在基片的主表面上的第一介电层；第一通路，电气接触接触垫并从接触垫延伸至第一介电层的第一上部主表面；平面金属弹簧，该弹簧位于第一上部主表面上，且在该弹簧的第一端处电气接触第一通路；第二介电层和第二通路，第二介电层位于第一介电层的顶部上并覆盖该弹簧，第二通路电气接触该弹簧的第二端，并从该弹簧延伸至第二介电层的第二上部主表面；位于第二上部主表面上的第二金属，电气接触第二通路。位于挠性互连结构顶部上的粘结结构电气接触第二金属。挠性互连结构的第一和第二介电层具有低于200MPa的弹性模量。

技术领域

本发明涉及集成电路封装的技术领域，尤其是涉及具有挠性互连结构的芯片尺寸封装。

背景技术

芯片尺寸封装广泛地用在便携应用中，因为这些芯片尺寸封装可提供较小的覆盖区域(footprint)。该较小的覆盖区域缩短了互连结构的长度并且允许从芯片至下一级组件的更高频且低功率的互连。高度和重量减小是允许更小和更轻便携装置的优点。

在2009年召开的第十次国际会议“在微电子和微系统中的热量、机械和多物理模拟和实验”(Thermal,Mechanical and Multi-Physics simu-lation and Experiments inMicroelectronics and Microsystems)上，由I.Eidner提出文件“Design study of theBump on Flexible Lead by FEA for Wafer Level packaging(针对晶片级封装用有限元分析设计研究挠性引线上的凸点)”，该文件在本申请中进一步称为：Eidner文件。

Eidner文件披露了一种芯片与印刷电路板(PCB)的互连技术，该互连技术使用挠性互连结构来适应芯片和印刷电路板之间的热膨胀系数(CTE)的不匹配。无铅焊凸点(leadfree bump)布置在挠性引线上以实现高的挠性。该挠性引线是铜(Cu)引线，该铜引线形成在重新分布层(RDL)中并且嵌入到聚酰亚胺桥接部中，该桥接部与其周围环境隔离并且位于气隙之上。该聚酰亚胺形成在芯片上。气隙位于该芯片和挠性引线之间。该挠性引线适应热膨胀系数不匹配产生的应力并且降低与热膨胀系数不匹配相关联的故障发生的风险。

在Eidner文件中提出的技术方案需要形成位于气隙之上的被隔离的“香蕉形”聚酰亚胺桥接部。铜牺牲层用于产生该气隙，且该牺牲层占据较大面积。气隙排除用于连接于凸点的芯片焊盘(die pad)的使用，由此限制凸点密度。需要提供一种结构来进一步改进应力吸收和/或进一步提供高的凸点密度。

发明内容

本发明涉及一种集成电路封装，特别地涉及芯片尺寸封装(Chip Scale Package)(CSP)。该芯片尺寸封装包括根据本发明的各实施例的挠性互连结构。本发明还涉及一种用于制造此种芯片尺寸封装的方法。本发明涉及一种包括此种芯片尺寸封装的电子器件。