[发明专利]一种半导体器件及其制备方法、电子装置

说明书

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；步骤S3：在所述接触开口中填充导电材料，以形成电连接。本发明所述方法可以带来如下优点：1)重新调配TiN薄膜的穿透方向，使WF₆穿过的几率降低。2)改善屏蔽层TiN的致密性，有效阻挡WF₆穿过TiN与Si接触。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。

在芯片制造中，金属与硅基底互连中通常用金属钨作为通孔填充物，并且在钨填充之前会优先沉积一层氮化钛作为屏蔽层，以避免金属钨的反应物WF₆与硅产生反应，造成金属与硅之间的漏电流，进而影响芯片的功能。

在实际生产过程中，由于氮化钛屏蔽层本身质量的问题，如厚度，致密度，以及WF₆优先充盈通孔，使得现在的氮化钛仍不足以屏蔽WF₆进入，导致WF₆与硅基底产生反应，产生漏电通路，影响产品性能。

因此目前所述方法存在上述诸多弊端，需要对所述方法进行改进，以便消除所述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；

步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；

步骤S3：在所述接触开口中填充导电材料，以形成电连接。

可选地，在所述方法中重复所述步骤S2至少3次，以得到具有目标厚度的所述屏蔽层。

可选地，在所述步骤S2中每一次形成的所述屏蔽层的厚度为

可选地，所述屏蔽层选用TiN。

可选地，在所述步骤S2中，选用N₂和/或H₂等离子进行所述处理，以使所述屏蔽层致密化。

可选地，在所述步骤S3中，所述导电材料选用金属钨。

可选地，在所述步骤S3中，选用WF₆作为原料沉积所述金属钨。