[发明专利]静电防护电路及其二极管触发保持可控硅整流器

说明书

技术领域

本发明涉及静电防护，尤其是涉及一种静电防护电路及其二极管触发保持可控硅整流器。

背景技术

随着半导体工艺尺寸的不断缩小以及面对日益复杂的应用环境，集成电路(IC)受到静电放电(ESD)损坏的威胁越来越大。静电放电过程的瞬态电流可以达到几安培乃至数十安培，倘如果有相应的ESD防护措施或者防护不足，很容易造成芯片的永久性失效或者潜在性失效。对于汽车电子来说，这可能是以生命为代价的。据数据统计，37％的IC失效是由于ESD造成的，每年造成对半导体工业造成的损失以数十亿美元计。因此提高IC的片上静电防护能力对芯片的可靠性有着重大的意义。

ESD防护器件在电路中作用是当ESD事件来临时，器件迅速导通以形成一个低阻放电通路来泄放ESD电流，同时将器件上的电压钳制在一个较低的水平，以避免击穿内部芯片。而当ESD事件消失时，此器件迅速关闭，处于一个高阻区，以避免。对内部电路造成影响。

典型ESD器件的电流-电压曲线如图1所示。芯片正常工作时，ESD器件处于关闭状态，此时其等效状态相当于断路；当ESD器件上的电压逐渐增大到Vt1之后，其开始导通，并且随着电流的增大，电压开始降低(称其为回退效应，Snapback)；当电压达到保持电压Vh之后，电压开始缓慢上升，电流迅速增加，此时器件处于放电区；当电流继续增大最终由于热效应导致器件二次击穿时，器件将永久失效。此时的电流It2称作二次击穿电流，是ESD器件防护能力的标志。在ESD器件的设计过程中，Vt1，Vh以及It2都是一些重要的参数。首先要根据核心芯片的要求确定设计窗口，如图1所示。Vt1必须要小于芯片的击穿电压BV，这里的BV包括栅极击穿电压BVGS和漏极击穿电压BVDS；同时为了避免闩锁效应， Vh必须要大于电源电压VDD。此处的ESD设计窗口定为[3.3V,9V]。

由于可控硅整流器(Silicon Controlled Rectifier,SCR)高效率的ESD防护性能，其在ESD防护中被广泛采用。但是由于普通的SCR器件特性的固有缺陷，导致其不能直接用于汽车电子的ESD防护。

CMOS工艺中的SCR结构如图2所示，在阳极Anode和阴极Cathode之间形成一个P+/NW/PW/N+的四层结构，其中NW是N阱，PW是P阱，P+是P掺杂区，N+是N掺杂区。这四层结构构成了两个寄生的三极管，其等效电路如图3所示。正是由于这两个寄生的三极管构成的正反馈环路，才使其具有极高的电流增益，为从阳极到阴极的正向ESD脉冲提供防护。

当阳极上出现足够高的ESD脉冲时，NW/PW构成的PN结被反向击穿，产生电流，当N阱电阻上的电压值大于P+/NW结的导通电压0.7V时，寄生的PNP管导通。随着电流的增加，PW与N+(Kn端)之间的电压逐渐增大，当其达到PW/N+结的正向导通电压0.7V时，寄生的NPN管此时也导通，两个三极管构成一个正反馈环路，SCR结构开启。此时，阳极电压从触发电压Vt1开始下降，进入一个回溯阶段，经过此负阻区之后，阳极电压达到保持电压Vh，SCR由此进入平稳的放电区，从而有效释放ESD电流，直到器件因热效应被二次击穿。

但是此处的SCR的击穿电压是由NW/PW构成的PN结的击穿电压决定的，在0.35umBCD工艺中，NW/PW结的击穿电压高达40V，显然不适用于击穿电压为9V的内部芯片中。即便是采用在NW/PW上覆盖一层N+采用NMOS触发的SCR以及衬底触发SCR也只能将SCR的Vt1降到10V左右，其器件参数也不易于调整，难以满足应用要求。

已经提出了一种二极管触发可控硅(DtSCR)来降低SCR的触发电压，使其能够尽早的触发，但是由于寄生的两个三极管构成的的正反馈环路，Vh还是只能维持在1V～2V之间，同样会造成闩锁效应。

发明内容

本发明所要解决的技术问题是提供一种用于静电防护的二极管触发保持可控硅整流器，可以一并实现触发电压和保持电压的可调节性。

本发明还提出一种使用二极管触发保持可控硅的静电防护电路。