[发明专利]金属栅晶体管源漏区接触塞的制作方法

说明书

一种金属栅晶体管源漏区接触塞的制作方法，对于a)后高K栅介质层、金属栅工艺，在去除伪栅极结构，填入高K栅介质层、功函数层以及金属栅过程中；以及b)先高K栅介质层、后金属栅工艺，在去除伪栅极，填入功函数层以及金属栅过程中：在金属栅结构上形成两端均宽于该金属栅结构的刻蚀阻挡层。该刻蚀阻挡层使得后续在介质层内形成源漏区接触通孔的光刻工艺中，即使掩膜板与基底对准存在偏差或掩膜板中对应该通孔的开口较大，由于刻蚀阻挡层对其下覆盖的金属栅结构以及介质层形成保护，刻蚀形成的通孔不会暴露金属栅，从而通孔内填入的导电材质也不会与金属栅电导通，提高了器件良率、降低了掩膜板与基底的对准精度，以及降低了光刻精细度要求。

技术领域

本发明涉及半导体技术领域，尤其涉及一种金属栅晶体管源漏区接触塞的制作方法。

背景技术

半导体制造，尤其超大规模集成电路中，其主要器件是金属-氧化物-半导体场效应晶体管(MOS晶体管)。自从MOS晶体管问世以来，其几何尺寸按照摩尔定律不断减小，然而器件的物理极限会导致器件按比例缩小变得越来越困难。其中，在MOS晶体管制造领域，最具挑战的是传统的MOS工艺在器件按比例缩小过程中由于多晶硅、二氧化硅栅介质层的厚度减小所带来的栅极向衬底的漏电流问题。

为解决上述问题，现有技术中通过高K(介电常数)栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为匹配的栅极。

现有技术中，在制作金属栅晶体管的源漏区接触塞过程中，由于通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay，OVL)等因素，造成形成的源漏区接触塞极易与金属栅短路，这降低了器件良率。为提高器件良率，又需降低通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay，OVL)，这又提高了工艺成本。

发明内容

本发明解决的问题是如何提高金属栅晶体管源漏区接触塞制作时的器件良率、降低掩膜板与基底的对准精度，以及降低光刻精细度要求。

为解决上述问题，本发明的一方面提供一种后高K栅介质层、金属栅工艺(High Klast，Metal Gate last)中晶体管源漏区接触塞的制作方法，包括：

提供半导体衬底，所述半导体衬底表面具有伪栅极结构以及包覆所述伪栅极结构的第一介质层，所述第一介质层与所述伪栅极结构的顶表面齐平；所述伪栅极结构两侧的半导体衬底内形成有源漏区；

去除所述伪栅极结构中的伪栅极上部部分高度以形成第一凹槽，沿所述第一凹槽向两侧腐蚀所述第一介质层以扩大所述第一凹槽；

去除所述伪栅极结构中剩余伪栅极以及伪栅极绝缘层以形成第二凹槽，所述扩大的第一凹槽与第二凹槽构成“T”形凹槽；

在所述“T”形凹槽内依次填入高K栅介质层、功函数层以及金属栅；

去除所述扩大的第一凹槽内的高K栅介质层、功函数层以及金属栅，并在其内填入刻蚀阻挡层，所述刻蚀阻挡层的上表面与所述第一介质层的上表面齐平，所述刻蚀阻挡层的材质与所述第一介质层的材质不同；

至少在所述第一介质层以及刻蚀阻挡层上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层以及刻蚀阻挡层，以在所述第一介质层内形成通孔，在所述通孔内填入导电材质以形成源漏区的接触塞。

可选地，形成刻蚀阻挡层后，还在所述刻蚀阻挡层以及所述第一介质层的上表面沉积第二介质层，后在所述第二介质层上形成图案化的掩膜层，所述通孔以所述掩膜层为掩膜干法刻蚀所述第二介质层、第一介质层以及刻蚀阻挡层在所述第二介质层以及第一介质层内形成。

可选地，所述第一介质层分别与所述伪栅极结构、半导体衬底之间具有接触通孔刻蚀停止层。

可选地，所述伪栅极结构两侧具有偏移侧墙。