[发明专利]一种数据时钟恢复电路及其相位插值器

权利要求书

1.一种数据时钟恢复电路的相位插值器，其特征在于，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：

编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；

两个多路复用器；每个所述多路复用器的控制端与所述编码电路输出端相连，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；

时钟混频器；所述时钟混频器的控制端与所述编码电路输出端相连，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；

两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号；

所述编码电路包括：

第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样，生成采样信号；

第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；

第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；

判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；

第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；

第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；

独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；

温度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行温度计码逻辑处理，生成所述第一编码；其中，所述第一编码的最低位为根据所述最低位运算值单独编码生成的。

2.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二运算单元用于将权重全部移交至交界相位的一边，改变一次相位；所述独热码逻辑单元用于改变所述第二编码的相位；所述温度计码逻辑单元用于改变所述第一编码的相位。

3.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制编码。

4.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述时钟混频器包括：M个电流切换单元、第三电阻、第四电阻、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，M为大于1的自然数；

所述第三电阻的一端和所述第四电阻的一端均与电源相连；

所述第三电阻的另一端、所述第一NMOS晶体管的漏极及所述第三NMOS晶体管的漏极相连，连接点作为所述时钟混频器的一个输出端；

所述第四电阻的另一端、所述第二NMOS晶体管的漏极及所述第四NMOS晶体管的漏极相连，连接点作为所述时钟混频器的另一个输出端；

所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第一输出端相连；

所述第三NMOS晶体管和所述第四NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第二输出端相连；

所述第一NMOS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；

所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的接地端均接地。