[发明专利]一种数据时钟恢复电路及其相位插值器

说明书

本发明公开的数据时钟恢复电路及其相位插值器，通过编码电路根据并行时钟和采样时钟或多相位时钟组对数据控制信号进行两次采样，确定参考数据值；再根据控制单元输出的相位控制信号生成第一编码和第二编码；由多路复用器根据第二编码选择接收的N个相位时钟中的两个进行输出；由时钟混频器根据第一编码接收两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；再由差分转单端放大器将时钟混频器输出的小信号放大成全摆幅信号，供给控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制编码电路来改变相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。

技术领域

本发明涉及数据时钟恢复技术领域，尤其涉及一种数据时钟恢复电路及其相位插值器。

背景技术

在串行通信系统的接收端中，数据时钟恢复电路(CDR，Clock and DataRecovery)用于从接收的串行数据流中提取时钟且恢复出数据，CDR的性能直接制约着通信的质量。相位插值器(PI，Phase Interpolator)用于在CDR中对采样的时钟相位进行调整，以便实现数据的正确采样。能够精确调节时钟相位的PI对于在接收端能否能够正确地恢复出发送端的数据非常重要。

在实际应用中由于工艺和环境温度的影响，在CDR的工作过程中可能会产生相位阶跃，从而导致其抖动性能的下降，直接恶化CDR的动态特性。

发明内容

有鉴于此，本发明提供了一种数据时钟恢复电路及其相位插值器，以解决现有技术中数据时钟恢复电路动态性能差的问题。

一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：

编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；

两个多路复用器；每个所述多路复用器的控制端与所述编码电路输出端相连，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；

时钟混频器；所述时钟混频器的控制端与所述编码电路输出端相连，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；

两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。

优选的，所述编码电路包括：

第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样；

第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；

第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；

判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；

第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；

第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；

独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；