[发明专利]一种优先权判断电路

权利要求书

1.一种优先权判断电路，其特征在于，包括控制器、数据移位输入端、计数器(5)、以及若干条时序逻辑电路；

各条时序逻辑电路均包括数据输入端(6)、选通控制信号输入端(7)、与门电路(1)、与非门电路(2)、非门电路(3)及触发器(4)，数据输入端(6)及选通控制信号输入端(7)分别和与门电路(1)的输入端相连接，与门电路(1)的输出端与与非门电路(2)上的第一个输入端相连接，与非门电路(2)的输出端和非门电路(3)的输入端相连接，非门电路(3)的输出端与触发器(4)上的第一个输入端相连接，第一条时序逻辑电路中触发器(4)的第二个输入端与数据移位输入端相连接，最后一条时序逻辑电路中触发器(4)的输出端与计数器(5)的输入端及第一条时序逻辑电路中与非门电路(2)的第二个输入端相连接，前一个时序逻辑电路中触发器(4)的输出端与后一个时序逻辑电路中触发器(4)的上的第二个输入端及与非门电路(2)上的第二个输入端相连接；

控制器的时钟信号输出端与各条时序逻辑电路中触发器(4)的时钟信号入口及计数器(5)的时钟信号入口相连接，计数器(5)的输出端与控制器相连接。

2.根据权利要求1所述的优先权判断电路，其特征在于，所述时序逻辑电路的数目为大于等于2。

3.根据权利要求1所述的优先权判断电路，其特征在于，所触发器(4)为D触发器。

4.根据权利要求1所述的优先权判断电路，其特征在于，控制器输出的工作时钟为100MHz。

5.根据权利要求2所述的优先权判断电路，其特征在于，所述时序逻辑电路的数目为8条。

6.根据权利要求5所述的优先权判断电路，其特征在于，8路选通控制信号输入端(7)输入高电平，8个触发器(4)中的S引脚输入低电平，8路数据输入端(6)输入数据，一个时钟以后，令计数器(5)中的RESET＝0，触发器(4)中的S引脚输入高电平，则计数器(5)对8个数据输入端(6)中输入为“1”的数目进行计数，判断将进行竞争的端口数目，确定执行周期。