[发明专利]一种优先权判断电路

说明书

本发明公开了一种优先权判断电路，包括控制器、数据移位输入端、计数器、以及若干条时序逻辑电路；各条时序逻辑电路均包括数据输入端、选通控制信号输入端、与门电路、与非门电路、非门电路及触发器。本发明的规模较小，并且功耗低。

技术领域

本发明属于集成电路技术领域，涉及一种优先权判断电路。

背景技术

优先权判断电路目前在各个领域都有着广泛的运用。在实际的生产生活中，经常会遇到多个用户同时对某使用权进行请求，如何对各个用户提出请求的先后顺序进行判断是至关重要的问题。目前相关的设计架构和算法有很多，但在数字集成电路层面的设计还很少。更重要的是，当前这种优先权判断电路大都是通过组合逻辑电路来实现的，当待判断对象的数量很大时，采用组合逻辑电路实现的电路规模会非常大，功耗较高。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种优先权判断电路，该电路的规模较小，并且功耗低。

为达到上述目的，本发明所述的优先权判断电路包括控制器、数据移位输入端、计数器、以及若干条时序逻辑电路；

各条时序逻辑电路均包括数据输入端、选通控制信号输入端、与门电路、与非门电路、非门电路及触发器，数据输入端及选通控制信号输入端分别与门电路的输入端相连接，与门电路的输出端与与非门电路上的第一个输入端相连接，与非门电路的输出端和非门电路的输入端相连接，非门电路的输出端与触发器上的第一个输入端相连接，第一条时序逻辑电路中触发器的第二个输入端与数据移位输入端相连接，最后一条时序逻辑电路中触发器的输出端与计数器的输入端及第一条时序逻辑电路中与非门电路的第二个输入端相连接，前一个时序逻辑电路中触发器的输出端与后一个时序逻辑电路中触发器的上的第二个输入端及与非门电路上的第二个输入端相连接；

控制器的时钟信号输出端与各条时序逻辑电路中触发器的时钟信号入口及计数器的时钟信号入口相连接，计数器的输出端与控制器相连接。

所述时序逻辑电路的数目为大于等于2。

所触发器为D触发器。

控制器输出的工作时钟为100MHz。

所述时序逻辑电路的数目为8条。

8路选通控制信号输入端输入高电平，8个触发器中的S引脚输入低电平，8路数据输入端输入数据，一个时钟以后，令计数器中的RESET＝0，触发器中的S引脚输入高电平，则计数器对8个数据输入端中输入为“1”的数目进行计数，判断将进行竞争的端口数目，确定执行周期。

本发明具有以下有益效果：

本发明所述的优先权判断电路中各触发器通过或非门收尾相连通，该电路中其中一条时序逻辑电路输入为“1”时，整个电路即可锁存“1”，之后输入的“1”均为无效，计数器记录对应的数目，控制器根据计数器记录的数目即可判断出优先输入“1”的端口，电路的规模较小，实用性极强，功耗降低。

附图说明

图1为本发明的电路图。

其中，1为与门电路、2为与非门电路、3为非门电路、4为触发器、5为计数器、6为数据输入端、7为选通控制信号输入端。

具体实施方式

下面结合附图对本发明做进一步详细描述：