[发明专利]一种自对准MOSFET器件的制作方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，具体涉及一种在单晶衬底上外延生长III‐V沟道层，并制作自对准源漏的MOS器件的制作方法，应用于高性能的CMOS技术领域。

背景技术

Ⅲ‐Ⅴ化合物半导体材料相对硅材料而言，具有高载流子迁移率、大的禁带宽度等优点，而且在热学、光学和电磁学等方面都有很好的特性。在硅基CMOS技术日益逼近它的物理极限后，Ⅲ‐Ⅴ化合物半导体材料以其高电子迁移率特性有可能成为备选沟道材料，用来制作CMOS器件。然而，与III‐V族半导体器件与硅器件有着许多不同的物理与化学性质，适合于硅器件的MOS结构与流程不一定可以应用到III‐VMOS器件中。因此，需要在III‐V族半导体上采用新的器件结构和新的制作流程，以充分发挥III‐V族半导体材料的材料特性，提高MOS器件的直流特性与射频特性，以满足高性能III‐V族半导体CMOS技术的要求。

发明内容

(一)要解决的技术问题

本发明的主要目的是提供一种源漏自对准MOS器件的制作方法，以实现低的源漏电阻，同时可以控制栅源与栅漏的间距，实现高性能射频特性，满足高性能III‐V族半导体CMOS技术在数字和射频特性上的要求。

(二)技术方案

为达到上述目的，本发明提供了一种源漏自对准MOS器件及其制作方法，其制作流程如下：

(1)一单晶衬底层(101)；

(2)在该单晶衬底上形成的III‐V沟道层(102)；

(3)在III‐V沟道层(102)上形成源漏欧姆接触层(103)；

(4)在欧姆接触层(103)上沉积低K介质二氧化硅；

(5)在二氧化硅上使用电子束光刻和刻蚀工艺定义出二氧化硅槽，去电子束光刻胶；

(6)以二氧化硅为掩膜，刻蚀掉二氧化硅槽中的欧姆接触层，形成栅槽结构，

(7)以二氧化硅和欧姆接触层为依托，采用低k介质二氧化硅作为介质材料制作侧墙结构(104)；

(8)在栅槽中沉积高K栅介质(105)；

(9)对准栅槽制作栅金属结构(106)；

(10)采用干法刻蚀与湿法腐蚀相结合或腐蚀法刻蚀掉栅金属以外栅介质和低K介质；

(11)在欧姆接触层(102)上采用自对准、电子束蒸发的方式制作源漏金属结构(107)。

上述流程中，所述单晶衬底101是砷化镓(GaAs)或者磷化铟(InP)衬底。

上述流程中，所述III‐V沟道层102采用III‐V族半导体薄层材料，该III‐V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)、氮化镓(GaN)和氮化铟(InN)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该沟道层102包含一种III‐V族半导体或者多种III‐V族半导体的多元合金，或者包含由多种III‐V族半导体以及合金薄层组合而成的复合沟道。

上述流程中，所述欧姆接触层103为高掺杂的InGaAs或者GaAs，再或者InP等半导体材料，也可以使其中的多层混合结构。

上述流程中，所述低K介质104可以是直接沉积在欧姆接触层上的SiO₂、SiNx等，用以保护欧姆接触层。

上述流程中，所述栅槽的定义，采用电子束光刻方式，栅槽的宽度从20nm到100nm范围。

上述流程中，栅槽的刻蚀采用干法刻蚀、湿法刻蚀，或者先干法而后湿法刻蚀的方法，进而在沟道层上形成比较平整，损伤小的表面。

上述流程中，侧墙的介质主要采用PECVD生长SiO2，或者ALD沉积的低K介质，侧墙厚度在10纳米到500纳米之间，形成方法采用干法刻蚀时刻蚀速率横纵比大的特点形成。

上述流程中，所述高K栅介质106的介电常数k大于20，远高于介电常数k＝3.9的SiO₂，以保证该高K栅介质106的等效氧化层厚度具有等比例缩小的能力，该高K栅介质106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。

上述流程中，所述金属栅结构107包括功函数金属层与低电阻栅电极。

在上述流程中，采用干法刻蚀与湿法腐蚀相结合或腐蚀法刻蚀掉栅金属以外栅介质和低K介质。