[实用新型]一种基于FPGA的BLVDS总线数据传送装置

说明书

技术领域

本实用新型涉及一种基于FPGA的BLVDS总线数据传送装置，属于BLVDS总线技术领域。

背景技术

BLVDS（总线型低电压差分信号）总线具备250mV的低电压差分信号以及快速的过渡时间，其抗干扰特性与数据高速传输特点，使其在多点电缆以及背板有广泛的应用。目前，基于BLVDS总线的设计大多采用发送和接收两条BLVDS总线，以保证总线处于驱动状态。这样不可避免的增加了布线难度，加大了产品的设计和研发成本，而且也加大了总线的故障率。然而在利用一条BLVDS总线作为收发总线进行数据通信时，主站和从站都没有驱动总线的情况下，主站和从站的接收端所接收到的数据是未定义状态（0或者1未知），这势必造成信号完整性以及正确性问题。

实用新型内容

目的：为了克服现有技术中存在的不足，本实用新型提供一种基于FPGA的BLVDS总线数据传送装置。

技术方案：为解决上述技术问题，本实用新型采用的技术方案为：

一种基于FPGA的BLVDS总线数据传送装置，包括CPU芯片、一条BLVDS总线、FPGA芯片，所述FPGA芯片包括：串行数据收发模块、存储器、编码发送模块、BLVDS数据收发模块、解码接收模块；

所述串行数据收发模块用于向CPU芯片、存储器收发数据，向编码发送模块发送CPU发送数据结束信号；

所述存储器用于存储收发数据；

所述编码发送模块用于向BLVDS总线发送报文开头信号、报文结束信号；

所述BLVDS数据收发模块用于向BLVDS总线收发数据；

所述解码接收模块用于解码从BLVDS总线接收到的报文开头信号、报文结束信号；

所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、编码发送模块相连接；存储器另一端与BLVDS数据收发模块相连接；编码发送模块、BLVDS数据收发模块、解码接收模块并联后与BLVDS总线相连接。

还包括数据量寄存器，所述数据量寄存器用于计算BLVDS接收数据的字节长度，所述数据量寄存器设置在解码接收模块内。

所述报文开头信号包括：两字节高电平、0x05、0x64、收发数据帧的长度。

所述报文结束信号包括：0x35。

作为优选方案，所述CPU芯片设置为AM3352。

有益效果：本实用新型提供的一种基于FPGA的BLVDS总线数据传送装置，本实用新型利用FPGA兼容多种电气特性以及灵活性和可扩展性，在发送报文处添加报文头，在接收报文处处理报文头，从而过滤掉主站和从站未驱动总线时的错误数据，确保信号完整性和正确性。1、将传统的BLVDS收发两条总线合并成一条，节约硬件开发成本，减少故障点。2、保证BLVDS总线上数据的完整性和正确性。

附图说明

图1为本实用新型的结构示意图；

图2为FPGA芯片的结构示意图。

具体实施方式

下面结合附图对本实用新型作更进一步的说明。

如图1、图2所示，一种基于FPGA的BLVDS总线数据传送装置，包括CPU芯片1、一条BLVDS总线3、FPGA芯片2，所述FPGA芯片2包括：串行数据收发模块21、存储器22、编码发送模块23、BLVDS数据收发模块24、解码接收模块25；

所述CPU芯片1与串行数据收发模块21一端相连接，串行数据收发模块21另二端分别与存储器22、编码发送模块23相连接；存储器22另一端与BLVDS数据收发模块24相连接；编码发送模块23、BLVDS数据收发模块24、解码接收模块25并联后与BLVDS总线3相连接。还包括数据量寄存器26，所述数据量寄存器26设置在解码接收模块25内。

具体使用方式如下：

情况一：向BLVDS总线发送数据工作过程。CPU芯片通过串行数据收发模块将数据帧发送存储器内部的FIFO中，当一帧数据从CPU芯片侧发送完毕后，串行数据收发模块发送数据结束信号至编码发送模块；编码发送模块发送报文开头信号：首先发送两字节时间的高电平作为发送开始信号，从而保证进入报文头尾添加模块，然后发送0x05，0x64，以及从数据帧的长度，3字节数据至BLVDS总线上；然后从FIFO中取出数据帧发送至BLVDS总线，待FIFO中的数据发送完成后，最后发送一字节的报文结束信号0x35以及2字节时间高电平。至此，完整一整帧的数据发送完毕。