[实用新型]一种包括共用选择晶体管栅极的非易失性存储器单元

说明书

技术领域

本实用新型涉及电可擦除和可编程非易失性存储器(EEPROM)。本实用新型更具体地涉及一种包括如下存储器单元的非易失性存储器，其中每个存储器单元包含浮置栅极晶体管、以及与所谓的与其“配对(twin)”的相邻存储器单元共用的选择晶体管栅极。

背景技术

图1是上述类型的存储器单元C11、C12的布线图，该存储器单元C11、C12属于存储器阵列的两个相邻页面Pi、Pi+1。存储器单元C11、C12通过位线BL、字线WL<i,i+1>和控制栅极线CGL<i>、CGL<i+1>，而读出可访问和写入可访问(read-andwrite-accessible)。每个存储器单元包括分别为FGT11、FGT12的浮置栅极晶体管。晶体管FGT11的控制栅极CG通过接触C4连接至控制栅极线CGL<i>。晶体管FGT12的控制栅极CG通过接触C4连接至控制栅极线CGL<i+1>。晶体管FGT11、FGT12的漏极区域通过接触C1连接至位线BL。选择控制栅极SGC通过接触C3连接至由两个存储器单元共用的字线WL<i,i+1>。每个浮置栅极晶体管FGT11、FGT12也具有通过相应的选择晶体管ST11、ST12耦合至源极线SL的源极端子。选择晶体管ST11、ST12共用相同的选择控制栅极SGC。两个存储器单元C11、C12由于它们共用相同选择控制栅极SGC和相同位线BL而称作配对件(twins)。晶体管FGT11、FGT12、ST11、ST12的沟道区域CH1、CH2处于阱PW的电势下，如虚线所示。最终，晶体管ST11、ST12的源极区域电耦合至源极线SL。后者可以通过接触C5连接至形成在金属层中的主源极线。

每个共用控制栅极SGC优选地是嵌入在容纳存储器阵列的衬底中的垂直栅极，源极线SL也是嵌入的线。共用控制栅极SGC或者配对存储器选择栅极，连接至字线WL<i,i+1>。

通过沟道来擦除或编程这些存储器单元，也即通过使得衬底处于正擦除电压或负编程电压下从而使得通过Fowler-Nordheim效应而从它们的浮置栅极提取电荷或者将电荷注入到它们浮置栅极中。

更具体地，通过将施加至衬底的正电压与施加至其浮置栅极晶体管控制栅极CG的负电压组合，来擦除存储器单元，而此时与其配对的存储器单元(thetwinmemorycell)的浮置栅极晶体管的控制栅极接收防止其同时被擦除的正抑制擦除电压(erase-inhibitvoltage)。

类似的，通过将施加至位线BL和衬底PW的负电压与施加至其浮置栅极晶体管的控制栅极CG的正电压组合，来对存储器单元编程，而此时与其配对的存储器单元的浮置栅极晶体管的控制栅极接收防止其被同时编程的负抑制编程电压(program-inhibitvoltage)。

最后，通过向其浮置栅极晶体管的控制栅极施加正电压、并且向对应位线施加正电压，来读出存储器单元，而此时连接至相同位线的与其配对的存储器单元在其控制栅极上接收了防止其被同时读出的负抑制读出电压(read-inhibitvoltage)。

该包括了嵌入在衬底中的共用垂直选择栅极的配对存储器单元(twinmemorycells)的存储器阵列结构，提供了具有小占位面积的优点。

该传统的存储器阵列和存储器单元结构，还需要设置字线解码器，其能够向必须读出的存储器单元施加的正读出电压、同时向与其配对的存储器单元施加负抑制读出电压，如上所述。

因此，应该需要对线解码器进行简化。也应该需要对存储器单元的读出和编程的操作进行优化，特别是根据电流消耗来进行简化和优化。

实用新型内容