[实用新型]亚带隙电压源电路

说明书

【技术领域】

本实用新型涉及基准电压技术领域，特别涉及一种亚带隙电压源电路。

【背景技术】

请参考图1所示，其为现有技术中的一种亚带隙电压源电路的电路示意图， 其包括偏置电路110、带隙电路120和分压电路130。其中，偏置电路110产生 电流偏置为带隙电路120提供偏置电流；带隙电路120一般产生约为1.25V的 带隙电压VBG，其由半导体的能带间隙决定；分压电路130包括运算放大器 OPA，分压电阻Ra和Rb，其具体连接关系如图1所示，运算放大器OPA提供 驱动电阻Ra和Rb的电流，另外，运算放大器OPA隔离在分压电阻和带隙电路 120之间，可以避免分压电阻Ra和Rb对带隙电路120的工作产生不良影响。 这样，图1中的每个模块都需要消耗相应的电流，同时也占据较大的芯片面积。 降低电流消耗有助于实现芯片低功耗，减小芯片面积有助于减小芯片成本。

因此，有必要提供一种改进的技术方案来解决上述问题。

【实用新型内容】

本实用新型的目的在于提供一种亚带隙电压源电路，其可以降低芯片功耗 和减小芯片面积。

为了解决上述问题，本实用新型提供一种亚带隙电压源电路，其包括偏置 电路、亚带隙电压产生电路和亚带隙电压输出端。所述偏置电路用于产生并通 过其输出端输出偏置电压；所述亚带隙电压产生电路包括MOS管MP3、MP4、 MN3、MN4和MN5，双极型晶体管Q2和Q3，以及电阻R2。MOS管MP3的 源极与电源端相连，其栅极与所述偏置电路的输出端相连，其漏极经电阻R2与 双极型晶体管Q2的发射极相连；双极型晶体管Q2的栅极接地，其集电极与 MOS管MN3的漏极相连；MOS管MN3的栅极与其漏极相连，其源极接地； 双极型晶体管Q3的发射极与MOS管MP3和电阻R2之间的连接节点相连，其 集电极与MOS管MN4的漏极相连；MOS管MN4的源极接地，其栅极与MOS 管MN3的栅极相连；MOS管MP4的源极与所述电源端相连，其栅极与偏置电 路的输出端相连，其漏极与MOS管MN5的漏极相连；MOS管MN5的源极接 地，其栅极与MOS管MN4的漏极相连，MOS管MP4和MN5之间的连接节点 与双极型晶体管Q3的基极相连，且该连接节点也与亚带隙电压输出端相连。

进一步的，所述偏置电路包括MOS管MP1、MP2、MN1和MN2，双极型 晶体管Q1和电阻R1。其中，MOS管MP1的源极与电源端相连，其栅极与MOS 管MP2的栅极相连，其漏极与MOS管MN1的漏极相连；MOS管MN1的栅极 与其漏极相连，其源极经双极型晶体管Q1接地；双极型晶体管Q1的基极与其 集电极相连；MOS管MP2的源极与电源端相连，其栅极与其源极相连，其源极 与MOS管MN2的漏极相连；MOS管MN2的栅极与MOS管MN1的栅极相连， MOS管MN2的源极经电阻R1接地；MOS管MN1的衬体端接地，MOS管MN2 的衬体端接地；MOS管MP1的栅极和MOS管MP2的栅极之间的连接节点为 偏置电路的输出端，该连接节点上的电压为所述偏置电压。

进一步的，MOS管MP1、MP2、MP3和MP4为PMOS晶体管；MOS管 MN1、MN2、MN3、MN4和MN5为NMOS晶体管；双极型晶体管Q2和Q3 为PNP型晶体管。

进一步的，双极型晶体管Q1为PNP型晶体管，且双极型晶体管Q1的发射 极与所述MOS管MN1的源极相连，其集电极接地；或，双极型晶体管Q1为 NPN型晶体管，且双极型晶体管Q1的集电极与所述MOS管MN1的源极相连， 其发射极接地。