[实用新型]双时钟测试电路

说明书

技术领域

本实用新型涉及一种双时钟测试电路。

背景技术

一般来说，集成电路测试技术，为了能够高效率的测试集成电路，往往会 在集成电路设计时增加可测试性电路的设计(DFT)，并利用自动测试用例产生 (ATPG)的方式，产生测试用例进行晶圆级的中测。

这种测试方式要求被测试装置(DUT)在处于测试模式时，DUT工作电路时 钟由测试仪产生的时钟来控制，而非来源于其内部的分频电路，这样内部所有 逻辑、时钟与复位都可以做到外部可控制、同时外部可直接监测，具体框图如 图1所示。

对于产生激励(DRV)和监测信号(FB)的时序来说，每一个测试时钟周期， 测试激励和观测信号都会有效变化一次，并且每个测试时钟周期都会比较一次。

但是在集成电路中测之后，往往会通过物理封装的方式关闭DFT通道。因 此在中测完成后，成品测试时，集成电路往往无法做到时钟和复位信号在外部 可直接被控制和观测。

常见集成电路成品测试，DUT时钟输入通常使用实际工作时的石英晶体，或 其他第三方时钟源，以模拟DUT实际工作状态如图2所示。

由于测试仪与DUT没有同步时钟信号，因此测试仪DRV信号输出后，需要 等待一定的时间，等待DUT的有效的反馈信号，但该时间不是一个时钟周期就 可以完成的。

正是这个原因，成品测试的测试用例也为了减少测试时间而相应的减少， 从而降低测试覆盖率。如果增加测试用例，又因为测试激励的产生、判断和待 测集成电路使用非同源时钟，每次反馈间隔不可控，需要较多无效测试用例作 为过渡，测试效率和测试覆盖率都不高。

实用新型内容

本实用新型的目的是提供一种双时钟测试电路，以解决测试激励的产生、 判断和待测集成电路使用非同源时钟，每次反馈间隔不可控，需要较多无效测 试用例作为过渡，测试效率和测试覆盖率都不高的技术问题。

为实现以上实用新型目的，本实用新型提供一种双时钟测试电路，包括主 时钟产生电路、激励产生及比较电路、第一主时钟分频电路、第二主时钟分频 电路；

所述主时钟产生电路分别与第一主时钟分频电路以及第二主时钟分频电路 电路连接，所述第一主时钟分频电路与激励产生及比较电路电路连接。使用时， 激励产生及比较电路与被测试装置中的工作电路电路连接，所述第二主时钟分 频电路与被测试装置中的控制时钟分频电路电路连接。

进一步地，所述激励产生及比较电路由激励产生电路以及信号监测电路组 成；

所述第一主时钟分频电路分别与激励产生电路以及信号监测电路电路连 接。

进一步地，所述第一主时钟分频电路以及第二主时钟分频电路是可调分频 电路。

进一步地，所述第一主时钟分频电路、第二主时钟分频电路以及被测试装 置中的控制时钟分频电路之间满足如下条件，

Fd1/Fd2＝(Fd1/DUTFd)*N

其中，“Fd1”表示第一主时钟分频电路的分频系数，“Fd1”表示第二主时 钟分频电路的分频系数，“DUTFd”表示被测试装置中的控制时钟分频电路的分 频系数，“N”表示时钟周期个数。

与现有技术相比，本实用新型的有益效果是：

1.运用两个分频电路对主时钟进行分频，并分别作为激励的驱动和被测试 装置时钟分频电路的控制信号的技术方案，获得测试激励的产生、判断 和待测集成电路使用同源时钟，无需较多无效测试用例作为过渡，测试 效率和测试覆盖率高的技术效果；

2.运用各分频电路之间分频系数的关系来根据实际情况调整各分频系数的 技术方案，获得每次反馈间隔可控的技术效果；

3.运用可调分频电路作为第一、第二主时钟分频电路的技术方案，获得了 更加方便的对每次反馈间隔进行调整的技术效果。

附图说明

图1是背景技术中的中测的电路框图；

图2是背景技术中常见集成电路成品测试的电路框图；

图3是本实用新型的双时钟测试电路的框图；

图4是本实用新型的双时钟测试电路的另一个框图。

图中：

主时钟产生电路1；

激励产生及比较电路2；激励产生电路201；信号监测电路202；

第一主时钟分频电路3；