[实用新型]多处理器架构的实时图像压缩平台结构

说明书

技术领域

本实用新型涉及一种视频处理技术领域，特别涉及一种多处理器 架构的实时图像压缩平台结构。

背景技术

随着图形图像技术的发展，对于芯片电路的图像的实时压缩能力 提出了越来越高的要求，现有的图像压缩平台的压缩能力以及压缩算 法已经无法满足日益提高的需求。

实用新型内容

本实用新型的目的在于提供一种多处理器架构的实时图像压缩 平台，用于解决上述现有技术的问题。

本实用新型一种多处理器架构的实时图像压缩平台结构，其中， 包括：至少一解码芯片，第一FPGA，第二FPGA，DSP，ARM处理器以 及存储器；该至少一解码芯片连接该第一FPGA，该第一FPGA连接该 第二FPGA，该第二FPGA连接该DSP、该存储器以及该ARM处理器。

根据本实用新型的多处理器架构的实时图像压缩平台结构的一 实施例，其中，该第一FPGA以及第二FPGA分别连接有一存储器。

根据本实用新型的多处理器架构的实时图像压缩平台结构的一 实施例，其中，该第一FPGA与该第二FPGA之间采用高速串行总线完 成数据的传输；该FPGA与该DSP之间采用EMIF口通信，该第二FPGA 与该ARM处理器之间采用PCI-E高速总线进行数据传输。

根据本实用新型的多处理器架构的实时图像压缩平台结构的一 实施例，其中，还包括：FLASH存储器，连接该FPGA以及该DSP。

综上，本实用新型的多处理器架构的实时图像压缩平台，能够满 足对于图像实时压缩能力的要求，解决了现有的图像的实时压缩芯片 实时压缩能力不足的问题。

附图说明

图1所示为本实用新型多处理器架构的实时图像压缩平台的模块 图；

图2所示为本实用新型多处理器架构的实时图像压缩平台通信原 理示意图；

图3所示为FPGA的工作原理模块图；

图4所示为游程编码的流程框图；

图5所示为小波编码算法的流程图；

图6所示为本实用新型多处理器架构的实时图像压缩平台的工作 原理图。

具体实施方式

为使本实用新型的目的、内容、和优点更加清楚，下面结合附图 和实施例，对本实用新型的具体实施方式作进一步详细描述。

图1所示为本实用新型多处理器架构的实时图像压缩平台的模 块图，本实用新型多处理器架构的实时图像压缩平台是能够实现多路 视频源输入，多种压缩算法按需加载的通用图像压缩平台。本实用新 型多处理器架构的实时图像压缩平台包括多种视频制式的解码芯片 101-104，解码芯片的数量和类型灵活可变，FPGA1、FPGA2、DSP11、 DSP12、ARM3以及DDR4。

参考图1，解码芯片101-104(数量不以此为限)负责完成图像 输入源的解码，包括各种不同制式的视频源(可见光的，红外的，微 光的，低分辨率的，高清分辨率的)，分别完成解码。解码功能不限 定于模拟信号到数字信号的转变，也可以完成串行数字信号到并行数 字信号的转换。FPGA1用于接收缓存解码芯片101-104输出的数字图 像信号，以及信号的预处理，根据不同的视频源完成相应的图像预处 理。例如红外图像需要进行非均匀性校正操作，微光图像进行图像帧 叠加操作，以及图像的增强和直方图均衡化等操作。FPGA2、DSP11 以及DSP12协同配合，共同实现多路图像源的压缩编码工作。压缩编 码算法可以主要采用游程编码和小波编码。ARM处理器3用于压缩码 流的对外传输，可以采用千兆以太网接口，ARM处理器3用于对外通 信和控制，例如通过以太网接口接收外部命令可以选择加载游程编码 或者小波编码算法。

FPGA1以及FPGA2可分别外挂大容量DDR内存4以实现图像的多 帧缓存。

参考图1，整个系统的主控制器为ARM处理器3，FPGA1接收到 图像源后分别对图像进行预处理操作，然后判别图像类别，并把判别 信息传输给ARM处理器3，由ARM处理器3决定使用何种算法或者根 据以太网接口收到的控制命令来决定使用何种算法，由ARM处理器3 来完成FPGA2，DSP11以及DSP12的程序加载。进行图像压缩算法实 现的核心为FPGA2+DSP11+DSP12处理器。