[发明专利]选择性导电阻挡层形成

说明书

相关申请的交叉引用

本申请主张以Jeffrey Junhao Xu等人的名义于2014年02月28日提交的美国临时专利申请号61/946,520的权益，该临时专利申请的公开内容通过引用被整体明确纳入于此。

技术领域

本公开一般涉及集成电路(IC)。更具体而言，本公开涉及选择性导电阻挡层形成。

背景

用于集成电路(IC)的半导体制造的工艺流程可包括前端制程(FEOL)、中部制程(MOL)和后端制程(BEOL)工艺。FEOL工艺可包括晶片制备、隔离、阱形成、栅极图案化、间隔物、扩展和源极/漏极注入、硅化物形成、以及双应力内衬形成。MOL工艺可包括栅极触点形成。BEOL工艺可包括用于将在FEOL和MOL工艺期间创建的半导体器件互连的一系列晶片处理步骤。现代半导体芯片产品的成功制造和鉴定涉及所采用的材料和工艺之间的相互作用。具体地，在BEOL工艺中用于玻璃基无源(POG)器件的导电材料镀敷的形成是工艺流程中日益挑战的部分。

当在通孔中在彼此之上制造导电材料层时，例如，电阻缩放仍然是个挑战。因为某些导电层的最小厚度规范可能是不导电，所以高通孔电阻可使某些导电阻挡层失效。

概述

一种半导体器件包括具有将第一互连层耦合至沟槽的通孔的管芯。该半导 体器件还包括在沟槽的侧壁和毗邻表面上以及在通孔的侧壁上的阻挡层。该半导体器件还包括在第一互连层的表面上的掺杂导电层。该掺杂导电层在通孔的侧壁之间延伸。该半导体器件进一步包括在通孔和沟槽两者中的在阻挡层上的导电材料。该导电材料在布置在第一互连层的该表面上的掺杂导电层上。

一种用于制造半导体器件的方法包括在沟槽的侧壁和毗邻表面上以及在管芯的通孔的侧壁上沉积导电除氧层。该通孔可耦合到第一互连层和沟槽。该方法还包括对导电除氧层施加热处理以在除了接触第一互连层的部分以外的部分上形成阻挡层。该方法进一步包括在通孔和沟槽两者中在阻挡层上沉积导电材料。该导电层在布置在互连层的被暴露的表面上的掺杂导电层上。

一种半导体器件包括具有将第一互连层耦合至沟槽的通孔的管芯。该半导体器件还包括在沟槽的侧壁和毗邻表面上、在通孔的侧壁上以及在第一互连层的被暴露的表面上的阻挡层。该半导体器件还包括在第一互连层的表面上的掺杂导电层。该掺杂导电层在通孔的侧壁之间延伸。该半导体器件进一步包括用于在通孔和沟槽两者中的在所述阻挡层上的用于导电的装置。该导电装置在布置在第一互连层的表面上的掺杂导电层上。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1A至1C示出由典型的导电阻挡层形成工艺制造的器件的截面图。

图2示出由根据本公开的一个方面的选择性导电阻挡层形成工艺制造的器件的截面图。

图3A-3D示出由根据本公开的一个方面的选择性导电阻挡层形成工艺制造的器件的截面图。

图4是解说根据本公开的各方面的选择性导电阻挡层形成工艺的工艺流程图。

图5是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。

图6是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。