[发明专利]时钟同步

权利要求书

1.一种时钟同步电路，包括：

多相时钟生成器，其被配置成从源时钟生成多个经延迟时钟，每个经延迟时钟具有相对于所述源时钟的唯一性延迟；以及

选择器电路，其被配置成基于相位误差选择所述经延迟时钟中的一个经延迟时钟，所述选择器电路被进一步配置成将所述经延迟时钟中所选择的所述一个经延迟时钟发射通过时钟路径以从所述时钟路径接收本地时钟，所述选择器电路被进一步配置成将来自时钟路径的所述本地时钟与参考时钟进行比较以确定所述相位误差，并且其中所述选择器电路包括多相检测器，其被配置成将所述本地时钟与所述多个经延迟时钟进行比较以确定第一数字字并将所述参考时钟与所述多个经延迟时钟进行比较以确定第二数字字，并且其中所述多相检测器被进一步配置成比较所述第一数字字和所述第二数字字以确定所述相位误差。

2.如权利要求1所述的时钟同步电路，其特征在于，所述选择器电路包括用于响应于所述相位误差而选择所述经延迟时钟中所选择的一个经延迟时钟的复用器。

3.如权利要求1所述的时钟同步电路，其特征在于，所述选择器电路被进一步配置成将所述经延迟时钟中所选择的一个经延迟时钟发射到所述时钟路径的第一端中并从所述时钟路径的第二端接收所述本地时钟。

4.如权利要求1所述的时钟同步电路，其特征在于，所述多相时钟生成器包括延迟锁定环DLL。

5.如权利要求4所述的时钟同步电路，其特征在于，所述DLL包括具有串联排列的多个延迟元件的延迟线。

6.如权利要求5所述的时钟同步电路，其特征在于，所述多个延迟元件对应于所述多个经延迟时钟，并且其中每个延迟元件被配置成产生对应的经延迟时钟。

7.如权利要求6所述的时钟同步电路，其特征在于，进一步包括用于产生所述源时钟的时钟源。

8.如权利要求7所述的时钟同步电路，其特征在于，所述时钟源包括锁相环(PLL)。

9.如权利要求5所述的时钟同步电路，其特征在于，每个延迟电路被配置成响应于控制电压，并且其中所述DLL包括相位检测器和控制电路，其被配置成生成所述控制电压以使得来自所述串联中的最终延迟元件的经延迟时钟与来自所述串联中的最初延迟元件的经延迟时钟相位对准。

10.如权利要求1所述的时钟同步电路，其特征在于，所述选择器电路包括多个选择器电路以用于同步对应的多个本地时钟。

11.一种用于时钟同步的方法，包括：

生成多个经延迟时钟以使得每个经延迟时钟具有相对于源时钟的唯一性延迟；

响应于相位误差而从所述多个经延迟时钟中进行选择以形成所选经延迟时钟；

将所述所选经延迟时钟驱动到本地时钟路径的第一端中；

从所述本地时钟路径的第二端接收本地时钟；

将所述本地时钟与所述多个经延迟时钟进行比较以确定第一数字字；

将参考时钟与所述多个经延迟时钟进行比较以确定第二数字字；以及

将所述第一数字字与所述第二数字字进行比较以确定所述相位误差。

12.如权利要求11所述的方法，其特征在于，生成所述多个经延迟时钟包括：串行延迟所述源时钟以使得所述源时钟的每个串行延迟形成所述经延迟时钟中对应的一个经延迟时钟。

13.如权利要求12所述的方法，其特征在于，所述多个经延迟时钟包括正整数m个经延迟时钟，并且其中串行延迟所述源时钟包括在m级上串行地针对每一级将所述源时钟延迟达所述源时钟的周期的1/m的延迟。

14.如权利要求11所述的方法，其特征在于，进一步包括延迟所述源时钟以形成所述参考时钟。

15.如权利要求11所述的方法，其特征在于，进一步包括：

在从所述经延迟时钟中进行选择以形成所述所选经延迟时钟之前，将所述经延迟时钟中的一个默认经延迟时钟驱动到所述本地时钟路径的所述第一端中。