[发明专利]时钟同步

说明书

E·黄，Y-H·程，M·克洛维斯和S·奇卢库里

相关申请

本申请要求于2014年7月18日提交的美国专利申请序列号14/335,185的权益，其通过引用整体纳入于此。

技术领域

本申请涉及一时钟信号相对于另一时钟信号的同步。

背景技术

现代ASIC(诸如片上系统(SOC))将许多功能集成到单个芯片中。为了解决现代设计中增加的复杂度，系统时钟往往被拆分成若干个本地时钟域。通过以此方式拆分系统时钟，降低了全局时钟上的负载，这进而减小了插入延迟和时钟抖动。接收本地时钟的本地电路由此因减小的抖动而获益于的减小的不确定性并且在工艺和温度变化上更为稳健。

尽管多个时钟域由此与使用单个全局时钟相比是有吸引力的替换方案，但本地时钟仍必须与全局时钟相位对准。用于保持多个时钟相位对准的常规技术涉及锁相环(PLL)的使用。但来自PLL的同步通常由于它们的低带宽而是缓慢的。例如，供常规PLL将一个时钟与另一时钟对准的锁定时间在数十或数百微秒的量级上。另外，每个附加时钟域需要另一PLL,从而N个时钟域需要(N-1)个PLL。此类众多PLL的使用随时钟域的数目N增大而需要过大的管芯面积并导致高功耗。

相应地，在本领域中需要改进的时钟同步技术和电路。

发明内容

提供了一种同步电路，其包括用于生成多相时钟的多相生成器。该多相时钟包括源时钟的一系列经延迟版本。该同步电路进一步包括选择器电路，其根据相位误差从经延迟版本中进行选择以形成被驱动到时钟路径中的本地时钟。该选择器电路在本地时钟传播通过时钟路径之后接收本地时钟作为收到本地时钟并且还接收参考时钟。该选择器电路将收到本地时钟与参考时钟进行比较以生成相位误差。

可参考以下详细描述更好地领会这些有利特征。

附图说明

图1是示例时钟同步系统的框图。

图2是图1的多相时钟生成器和选择器电路的实施例的示意图。

图3是图2中的各种时钟信号在相位对准之前和之后的时序图。

图4是用于同步多个本地时钟的示例时钟同步电路的框图。

图5是时钟同步系统的示例操作方法的流程图。

所公开的时钟同步系统的各实施例及其优点通过参照以下详细描述而被最好地理解。应当领会，在一个或多个附图中所解说的相同的参考标记被用来标识相同的元件。

具体实施方式

为了满足本领域中对改进的时钟同步电路和技术的该需求，提供了一种时钟同步电路，该时钟同步电路包括用于生成多个经延迟时钟的多相时钟生成器并且进一步包括用于从该多个经延迟时钟中进行选择以形成本地时钟的选择器电路。该选择器电路响应于本地时钟的收到版本与参考时钟之间的相位误差而作出选择。以此方式，所选经延迟时钟解决了相位误差以使得收到本地时钟与参考时钟相位对准。

图1中示出了示例时钟同步电路100。时钟源105(诸如锁相环(PLL))产生源时钟110。多相时钟生成器115基于源时钟110生成多相时钟120。具体地，多相时钟120包括从第一经延迟时钟到最终第m经延迟时钟相继排列的多个(m个)经延迟时钟，第一经延迟时钟相对于源时钟110相移达相移最终第m经延迟时钟相对于源时钟110相移达其中m是大于1的整数。每个相继的经延迟时钟相对于前一经延迟时钟相移达例如，第二经延迟时钟相对于第一经延迟时钟相移达类似地，第三经延迟时钟(未解说)相对于第二经延迟时钟相移达第m经延迟时钟由此相对于第(m–1)经延迟时钟(未解说)相移达

相移等效于延迟Δ，延迟Δ取决于源时钟110的时钟循环周期T和经延迟时钟的数目m。具体地，延迟Δ等于T/m。等效相移等于2π/m。选择器电路125从多相时钟120中进行选择以输出所选经延迟时钟其中i是表示所选经延迟时钟的整数。例如，如果选择器电路125选择第一经延迟时钟则i等于1。相反，如果选择器电路125选择第二经延迟时钟则i等于2，依此类推，以使得如果选择器电路125选择第m经延迟时钟则i等于m。选择器电路125驱动出所选经延迟时钟作为在由缓冲器130表示的本地时钟路径上承载的本地时钟。在传播通过该本地时钟路径之后，该本地时钟再次被选择器电路125接收作为收到本地时钟135。