[发明专利]用于电流节省和快速编程的适应性选择性位线预充电

说明书

提供用于在存储器装置中高效地执行编程操作的技术。具体来说，通过避免在某些时间某些存储器单元的位线的预充电而在感测电路中减少功耗。一个方法使用编程操作的不同阶段的知识以减小不必要的位线预充电的数。例如，在编程操作的较低编程循环数期间，对于较低数据状态而不是对于较高数据状态发生位线预充电。类似地，在较高编程循环数期间，对于较高数据状态而不是对于较低数据状态发生位线预充电。在另一方法中，可能或者可能不包括编程操作的不同阶段的知识，在验证部分中最初设置之后位线预充电的设置更新至少一次。

技术领域

本公开涉及用于电流节省和快速编程的适应性选择性位线预充电。

背景技术

本技术涉及存储器装置中的编程操作。半导体存储器变得越来越流行地用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其他装置。闪存存储器是非易失性半导体存储器中最流行的类型。通过闪存存储器，可以在一个步骤中擦除整个存储器阵列的内容。

例如，二维NAND存储器是一个类型的闪存存储器，其中浮置栅极位于半导体基板的沟道区之上并与其绝缘。浮置栅极位于源极和漏极区之间。控制栅极设置在浮置栅极之上并与其绝缘。这样形成的晶体管的阈值电压(Vth)由保持在浮置栅极上的电荷量控制。也就是，在晶体管导通以允许其源极和漏极之间的传导之前必须施加到控制栅极的电压的最小量由浮置栅极上的电荷电平来控制。

近来，已经提出使用三维存储器结构的超高密度存储装置。一个实例是位成本可扩展(BiCS)架构，其中存储器装置由交替的导电层和介电层的阵列形成。在层中形成存储器孔且该孔填充电荷存储材料。直线NAND串在一个存储器孔中延伸，同时管形或者U形的NAND串(P-BiCS)包括在两个存储器孔中延伸且由底部背栅极接合的存储器单元的一对垂直列。由导电层提供存储器单元的控制栅极。

期望用于在存储器装置中高效地执行编程操作的技术。

发明内容

在本公开的一个方面，提供了一种存储器装置，其包括：存储器单元；感测电路，其经由位线连接到存储器单元；控制电路，控制电路被配置为在编程操作期间执行用于存储器单元的编程操作以将存储器单元编程到目标数据状态和使用感测电路选择性地测试存储器单元，该选择性地测试包括充电位线；以及处理器，其连接到感测电路，处理器被配置为确定目标数据状态匹配一组预定数据状态中的一个数据状态，并且作为对确定的响应，使感测电路执行相对于组预定数据状态中的每个数据状态的存储器单元的选择性测试、以及使感测电路在相对于不在组预定数据状态中的数据状态的另一存储器单元的选择性测试期间不充电位线。

在本公开的另一方面，提供了一种用于操作存储器装置的方法，其包括：在编程操作期间将存储器单元编程到目标数据状态，该编程包括施加一组验证信号到该存储器单元，其中该组验证信号中的验证信号的数量少于多个可用目标数据状态中的目标数据状态的数量，确定该存储器单元的目标数据状态被该验证信号中的一个测试，并且作为对该存储器单元的目标数据状态被验证信号中的一个测试的确定的响应，在施加验证信号中的每一个的同时感测该存储器单元；丢弃来自在与该存储器单元的目标数据状态不匹配的验证信号的一个或多个验证信号期间的存储器单元的感测的感测结果；以及向管理电路传送来自在与存储器单元的目标数据状态匹配的验证信号的一个验证信号期间的存储器单元的感测的感测结果。

附图说明

相同的附图标记引用不同图中共同的组件。

图1是非易失性存储器装置的功能框图。

图2A示出图1的存储器结构126中的NAND串的块和相关联的感测块SB0、SB0a和SB0b。

图2B示出图2A的存储器单元208-219的示例数据状态。

图2C是示出图1的感测块SB0的一个实施例的框图。