[发明专利]用于具有经级联RESURF植入部及双缓冲器的LDMOS装置的方法及设备

说明书

在所描述实例中，一种LDMOS装置(1200)包含：至少一个漂移区域(1222)，其安置于半导体衬底(1210)的一部分中；至少一个隔离结构(1252)，其位于所述半导体衬底(1210)的表面处；D阱区域，其邻近所述至少一个漂移区域(1222)的一部分而定位，且所述漂移区域(1222)与所述D阱区域的相交点形成第一导电性类型与第二导电性类型之间的结(1226)；栅极结构(1282)，其安置于所述半导体衬底(1210)上方；源极触点区域(S)，其安置于所述D阱区域的表面上；漏极触点区域(D)，其邻近所述隔离结构(1252)而安置；及双缓冲器区域，其包含：第一隐埋式层(1228)，其位于所述D阱区域及所述漂移区域(1222)下面且被掺杂成所述第二导电性类型；及第二高电压深扩散层(1218)，其位于所述第一隐埋式层(1228)下面且被掺杂成所述第一导电性类型。

技术领域

此涉及集成电路(IC)的领域，且更具体来说涉及横向双扩散金属氧化物半导体(LDMOS)装置的制作。

背景技术

对可提供半导体集成电路上的高功率驱动能力的晶体管的需要引起横向双扩散金属氧化物半导体(LDMOS)装置的发展。对于LDMOS装置来说尤其有意义的应用包含用于输出缓冲器及射频(RF)电路的高侧驱动器及低侧驱动器。双扩散MOS装置(DMOS)用于其中需要高电压容量及低电阻的应用。LDMOS晶体管展现出高击穿电压BVdss及低导通电阻RDSon，且因此非常适合于高功率应用。

在以DMOS工艺形成的晶体管中，源极及背栅扩散是通过到衬底中的同步或同时执行的离子植入及后续驱动退火而形成。漏极扩散部与下伏栅极电极的沟道区域间隔开漂移区域，所述漂移区域可下伏隔离区域形成。半导体衬底的表面处的所得扩散部之间的间隔确定LDMOS晶体管的沟道长度。

图1在横截面图中描绘常规LDMOS装置100。在图1中，提供p型半导体衬底110。在图1中展示形成于所述衬底上方的p型外延层114。N型隐埋式层(标记为“NBL”且编号为120)展示于LDMOS结构的底部处。NBL 120通过光掩模图案化及离子植入步骤形成。同样，展示P型隐埋式区域(标记为“PBL”且编号为116)。这些区域是借助第二单独掩模图案化及单独离子植入步骤形成。LDMOS装置100包含位于形成于扩散部DWL 136中的源极区域的任一侧上的两个对称部分，每一侧具有栅极及漏极布置。通常，这些区域耦合在一起以形成大晶体管，但可替代地形成具有共同源极及背栅部分的两个晶体管。类似形成且布置的许多区域可共同耦合以形成较大晶体管。

在图1中，在EPI区域114的任一侧上展示编号为118的深N阱区域。在区域118中的每一者中，展示形成漏极扩散的浅N阱(标记为“SNW”且编号为121)。在深N阱区域118外部，展示浅P阱(标记为“SPW”且编号为122)。在处理P-EPI 114及PBL 116的同时，此也形成集成式LDMOS装置100与其它附近装置结之间的隔离。在区域118中的每一者中，P隐埋式层区域(编号为116)位于NBL 120的顶部上，如在图1中所展示，从而形成PBL区域到DNW区域之间的电荷平衡而实现LDMOS装置的减小表面场效应(“RESURF”)。在实例性布置中，深N阱118可由n型掺杂区形成，而浅N阱区域(标记为“SNW”、编号为121)可由用于MOS装置的半导体工艺中的低电压CMOS N型扩散阱形成。这些SNW区域121用于形成LDMOS漏极触点到DNW 118的电连接。此外，形成于上覆于衬底上的导体中的漏极端子D可与漏极接触区128耦合且由CMOS源极/漏极n+掺杂扩散部形成。