[发明专利]用于时钟和数据恢复的电路布置和方法

权利要求书

1.一种用于时钟和数据恢复的电路布置，所述电路布置包括：

-控制单元(CTRL)，其被配置为：

-从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)；以及

-从根据所述电路布置的操作模式选择的所述第一参考信号(PLSN)和所述第二参考信号(PLSD)之一得到公共参考信号(FREF0)；

-锁相环电路(PLL)，其被配置为基于所述公共参考信号(FREF0)生成振荡器信号(SOSC)，并且将所述振荡器信号(SOSC)与所述公共参考信号(FREF0)相对于彼此同步；以及

-采样单元(SMPL)，其被配置为根据所述振荡器信号(SOSC)，从所述输入信号(SDIN)提取恢复的数据信号(RXD)。

2.根据权利要求1所述的电路布置，其中，所述控制单元(CTRL)被配置为：

-在第一锁定操作模式期间从所述第一参考信号(PLSN)得到所述公共参考信号(FREF0)；以及

-在第二锁定操作模式期间以及在正常操作模式期间，从所述第二参考信号(PLSD)得到所述公共参考信号(FREF0)。

3.根据权利要求2所述的电路布置，其中，所述锁相环电路(PLL)被配置为：

-在所述第一锁定操作模式期间使用第一带宽；以及

-在所述第二锁定操作模式期间以及在所述正常操作模式期间使用低于所述第一带宽的第二带宽。

4.根据权利要求1至3中的一项所述的电路布置，其中，所述控制单元(CTRL)还包括边沿检测器和脉冲发生器电路(EDG)，所述边沿检测器和脉冲发生器电路(EDG)被配置为借助于异或运算而生成脉冲信号(PLS)和所述第一参考信号(PLSN)，所述异或运算将所述输入信号(SDIN)与所述输入信号(SDIN)的、相对于所述输入信号(SDIN)延迟了所述输入信号(SDIN)的标称位周期Tbn的预定部分的型式组合。

5.根据权利要求2所述的电路布置，其中，所述锁相环电路(PLL)包括第一受控延迟线(DL1)，所述第一受控延迟线(DL1)被配置为基于控制信号(VCTRL)、被反馈至所述第一受控延迟线(DL1)的所述振荡器信号(SOSC)以及被反馈至所述第一受控延迟线(DL1)的反相振荡器信号，生成所述振荡器信号(SOSC)。

6.根据权利要求5所述的电路布置，所述锁相环电路(PLL)包括：

-门控装置(G1，G2)，其被配置为根据门信号(PFDG)使所述公共参考信号(FREF0)和所述振荡器信号(SOSC)通过或阻断所述公共参考信号(FREF0)和所述振荡器信号(SOSC)；以及

-相位-频率检测器(PFD)，其被配置为将所述公共参考信号(FREF0)与所述振荡器信号(SOSC)进行比较；以及

所述锁相环电路(PLL)被配置为根据所述比较来生成所述控制信号(VCTRL)。

7.根据权利要求6所述的电路布置，其中，所述锁相环电路(PLL)还包括：

-电荷泵(CP)，其被配置为基于由所述相位-频率检测器(PFD)生成的第一检测器信号(SUP)和第二检测器信号(SDN)来生成泵信号；以及

-环路滤波器(LF)，其被配置为通过对所述泵信号进行滤波来生成所述控制信号(VCTRL)。

8.根据权利要求6或7之一所述的电路布置，其中，

-所述控制单元(CTRL)还包括门逻辑电路(GLOG)，所述门逻辑电路(GLOG)被配置为基于所述第一参考信号(PLSN)、所述振荡器信号(SOSC)、锁定信号(LCK)以及所述操作模式来生成所述门信号(PFDG)；并且

-所述锁定信号(LCK)是由所述锁相环电路(PLL)生成的，并且指示所述振荡器信号(SOSC)和所述公共参考信号(FREF0)是否处于锁相状态。