[发明专利]具有改进的非钳位感应开关抗扰性的晶体管结构

说明书

一种具有改进的非钳位感应开关抗扰性的横向扩散金属氧化物半导体(LDMOS)晶体管结构。该LDMOS包括第一导电类型的衬底和相邻的外延层。栅极结构在外延层之上。两者都为第二导电类型的漏区和源区位于外延层内。沟道形成于源区和漏区之间并且布置在栅极结构下方。第一导电类型的体结构至少部分地形成于栅极结构下方并且在源区下方横向延伸，其中外延层的掺杂少于体结构。导电沟槽状馈通元件穿过外延层并接触衬底和源区。LDMOS包括形成于源区下方、且横向靠近并接触所述体结构和所述沟槽状馈通元件的第一导电类型的槽区。

背景技术

在DC-DC电源中，功率/控制MOSFET(metal oxide semiconductor field effecttransistor，金属氧化物半导体场效应晶体管)的优化需要最小化的传导损耗和开关损耗。例如，LDMOS(横向扩散MOSFET)器件在历史上已经用于在高频时要求非常低的开关损耗的RF(射频)应用中。

半导体工业将功率MOSFET的耐用性定义为当经受非钳位感应开关(unclampedinductive switching，UIS)时承受雪崩电流的能力。对于功率开关应用，在每个电路中都不能避免电感。也就是说，在UIS事件中，电路中通过功率MOSFET关断的电感将继续推动电流通过功率MOSFET。这会导致在晶体管两端存在高电压，这反过来又会导致功率MOSFET的失效，例如雪崩击穿和高温。因此，这种非钳位感应开关事件仍然是功率MOSFET耐用性的最关键的挑战之一。

电感的关键特性之一是在接通过程期间它会从电路吸收能量，并在关断过程期间将能量释放到电路中。例如，每当通过电感的电流被快速关断时，磁场感应反电磁力(counter electromagnetic force，EMF)，其可以在相应的开关两端建立惊人的高电位。当这种UIS事件发生时，由于没有钳位器件来接收存储在电感中的能量，这种巨大能量不得不由功率MOSFET器件消耗或失效。也就是说，当晶体管用作开关时，该感应电势的全部累积可能远远超过晶体管的额定击穿电压，或导致瞬时芯片温度达到临界值。在任一情况下，在不受控的UIS事件中的功率MOSFET将经历灾难性失效。

因此，功率MOSFET器件必须在UIS事件结束后再次幸存(survive)并像往常一样工作。对于更快的功率开关，例如在RF应用中，UIS抗扰性变得更具挑战性和重要性。

发明内容

在本发明的实施例中，描述了半导体晶体管结构。该结构包括衬底和与衬底相邻的外延层。衬底和外延层都具有第一导电类型。栅极结构位于外延层上方。两者都具有第二导电类型的漏区和源区位于外延层内，使得在外延层中的源区和漏区之间形成沟道。沟道至少部分地布置在栅极结构下方。第一导电类型的体结构位于外延层内，其中体结构至少部分地形成于栅极结构下方并且在源区下方横向延伸。外延层的掺杂少于体结构。导电沟槽状馈通元件穿过所述外延层并接触所述第一导电类型衬底，穿过并接触所述第二导电类型源区。第一导电类型的槽区形成于源区下方，并且横向靠近并接触体结构，还接触沟槽状馈通元件。

在本发明的其他实施例中，描述了一种半导体晶体管结构。该结构包括衬底和与衬底相邻的外延层。衬底和外延层都具有第一导电类型。栅极结构位于外延层上方。两者都具有第二导电类型的漏区和源区位于外延层内，使得在外延层中的源区和漏区之间形成沟道。沟道至少部分地布置在栅极结构下方。漏区包括可接近漏极接触并且与栅极结构分隔开的第一区域。漏区还包括第二区域，其至少部分地位于外延层内的第一区域下方。第二区域的掺杂少于第一区域。此外，第二区域至少部分地延伸到栅极结构下方。第二区域与栅极结构的边缘内粗略对准。第一导电类型的钳位区位于第一区域下方，使得第二区域夹在第一区域和钳位区之间。