[发明专利]在微电子中用于铜沉积的流平剂

说明书

在微电子中用于电解镀敷的组合物，其含有流平剂，该流平剂包含脂族二(叔胺)与烷化剂的反应产物。使用该流平剂的电解镀敷方法，制造该流平剂的方法，和该流平剂化合物。

相关申请的交叉参考

本申请要求2014年9月15日提交的美国临时申请62/050,574 的优先权，其全部公开内容通过引用而并入。

发明领域

本发明整体上涉及在电解沉积化学中使用的添加剂和用于沉积铜与铜合金的方法；和更具体地涉及在电解镀敷溶液中使用的流平剂 (leveler)添加剂和用于半导体衬底中互连特征的铜金属化的方法。

发明背景

对半导体集成电路(IC)器件，例如具有高电路速度和高电路密度的计算机芯片的需求要求在超大规模集成(ULSI)和甚大规模集成 (VLSI)结构中特征尺寸的按比例减小。较小的器件尺寸和增加的电路密度的趋势要求降低互连特征的尺度并增加它们的密度。互连特征是在电介质衬底内形成的诸如孔道或沟槽之类的特征，然后用金属(典型地铜)填充该电介质衬底，使得互连体导电。在半导体衬底内，引入铜替代铝以形成连接线和互连体。比除了银以外的任何金属具有更好导电率的铜是金属的选择，因为铜的金属化提供较小的特征并使用较少的能量通过电。在镶嵌加工中，使用电解铜沉积将半导体IC器件的互连特征金属化。

在半导体集成电路器件制造的上下文中，衬底包括在半导体晶片或芯片衬底上的图案化的电介质膜，例如在硅或硅-锗上的SiO₂或低-κ电介质膜。典型地，晶片具有在半导体衬底上的一个或多个电介质层上建造的集成电路层，例如处理器，可编程器件，存储器件和类似物。制造集成电路器件(IC)，以包含在互连结构的层之间(孔道)和在器件之间(沟槽)形成电连接的亚微米孔道和沟槽。这些特征典型地具有数量级为小于或等于约200纳米的尺度，例如约150纳米，小于约100 纳米，或甚至小于约50纳米。

使用铜在IC制造工艺中引入了许多要求。首先，例如借助电流诱导的迁移，铜原子具有扩散到半导体的接点(junction)内的倾向，由此干扰它们的电特征。为了防止其发生，施加阻挡层(例如氮化钛，钽，氮化钽)或本领域已知的其他层到图案化的电介质，之后金属化铜，所述金属化铜牵涉铜晶种(seed)层沉积(典型地通过PVD工艺)，接着电解沉积铜以实现无孔隙的填充。由于IC的结构持续缩小，因此这一要求证明愈加难以满足。

一种常规的半导体制造工艺是铜的镶嵌体系。具体地，这一体系始于在衬底的电介质材料内部蚀刻电路结构。该结构包含前述沟槽和孔道的组合。接下来，在电介质上方铺设阻挡层，防止后续施加的铜层扩散到衬底的接点内，接着物理或化学气相沉积铜晶种层，提供用于后续电化学工艺的导电率。可通过镀敷(例如无电或电解的)，溅射，等离子体气相沉积(PVD)和化学气相沉积(CVD)来沉积填充到衬底上的孔道和沟槽内的铜。通常认为电化学沉积是施加Cu的最好方法，因为它比其他沉积方法更加经济，且可无瑕疵地填充到互连特征内(常常称为“自底向上”生长或超级填充(superfilling))。在沉积铜层之后，通过化学机械抛光从电介质的面部平面除去过量铜，从而仅仅在电介质的蚀刻过的互连特征内留下铜。类似地生产后续的层，之后组装到最终的半导体封装内。

铜的镀敷方法必须满足半导体工业的严格要求。例如，铜的沉积物必须均匀且能无瑕疵地填充例如具有小于或等于100nm开口 (openings)的器件的小的互连特征。