[发明专利]高密度扇出封装结构有效
申请号: | 201580058661.2 | 申请日: | 2015-09-04 |
公开(公告)号: | CN107078119B | 公开(公告)日: | 2021-05-14 |
发明(设计)人: | D·W·金;H·B·蔚;J·S·李;S·顾 | 申请(专利权)人: | 高通股份有限公司 |
主分类号: | H01L23/498 | 分类号: | H01L23/498 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 李小芳;袁逸 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 高密度 封装 结构 | ||
一种高密度扇出封装结构可包括触点层。该触点层包括具有面向有源管芯的第一表面和面向重分布层的第二表面的导电互连层。该高密度扇出封装结构具有在该导电互连层的第一表面上的阻挡层。该高密度扇出封装结构还可包括具有导电路由层的重分布层。该导电路由层可被配置成将第一导电互连耦合至该导电互连层。该高密度扇出封装结构可进一步包括第一通孔,其耦合至该阻挡内衬并且被配置成与至该有源管芯的第二导电互连相耦合。
相关申请的交叉引用
本申请依据35U.S.C.§119(e)要求于2014年10月31日提交的题为“HIGH DENSITYFAN OUT PACKAGE STRUCTURE(高密度扇出封装结构)”的美国临时专利申请No.62/073,804的权益,其公开内容通过援引全部明确纳入于此。
背景
领域
本公开的诸方面涉及半导体器件,尤其涉及用于制造高密度扇出结构的高密度扇出(HDFO)技术。
背景技术
用于集成电路(IC)的半导体制造的工艺流程可包括前端制程(FEOL)、中部制程(MOL)和后端制程(BEOL)工艺。前端制程工艺可包括晶片制备、隔离、阱形成、栅极图案化、分隔件、扩展和源极/漏极注入、硅化物形成、以及双应力内衬形成。中部制程工艺可包括栅极触点形成。中部制程层可包括但不限于:中部制程触点、通孔或者非常靠近半导体器件晶体管或其他类似有源器件的其他层。后端制程工艺可包括用于互连在前端制程和中部制程工艺期间创建的半导体器件的一系列晶片处理步骤。现代半导体芯片产品的成功制造涉及所采用的材料和工艺之间的相互作用。
中介体是其中该中介体用作基底且片上系统(SoC)的半导体管芯被安装在该基底上的管芯安装技术。中介体是扇出晶片级封装结构的示例。中介体可包括导电迹线和导电通孔的布线层,该布线层用于路由半导体管芯(例如,存储器模块和处理器)与系统板之间的电连接。中介体可包括重分布层(RDL),其将半导体器件(例如,管芯或芯片)的有效表面上的接合焊盘连接模式提供成更适合于连接到系统板的经重分布连接模式。在大多数应用中,中介体不包括有源器件(诸如二极管和晶体管)。
晶片级封装结构的制造可包括在形成重分布层之前根据芯片首先附连工艺将半导体器件(例如,管芯或芯片)附连至晶片级封装结构。然而,芯片首先附连工艺可能由于在形成重分布层期间在半导体器件上的应力和/或由于与重分布层相关联的缺陷而使半导体器件有缺陷。
概览
一种高密度扇出封装结构可包括触点层。该触点层包括具有面向有源管芯的第一表面和面向重分布层的第二表面的导电互连层。该高密度扇出封装结构具有在该导电互连层的第一表面上的阻挡层。该高密度扇出封装结构还可包括具有导电路由层的重分布层。该导电路由层可被配置成将第一导电互连耦合至该导电互连层。该高密度扇出封装结构可进一步包括第一通孔,其耦合至该阻挡内衬并且被配置成与至该有源管芯的第二导电互连相耦合。
一种制造高密度扇出封装结构的方法可包括在载体基板上制造触点层。该触点层可包括具有在第一表面上的阻挡内衬的导电互连层。该方法还可包括制造重分布层(RDL)。该重分布层可包括配置成将第一导电互连耦合至该导电互连层的导电路由层。该方法可进一步包括在移除该载体基板之后在该触点层中的开口内沉积导电材料以形成布置在该阻挡内衬上的第一通孔。该方法还可包括使用第二导电互连来将有源管芯附连至该通孔。在该导电互连层的第一表面上的该阻挡内衬可面向该有源管芯。
一种高密度扇出封装结构可包括触点层。该触点层包括具有面向有源管芯的第一表面的导电互连层。该高密度扇出封装结构具有在该导电互连层的第一表面上的阻挡层。该高密度扇出封装结构还可包括用于将第一导电互连耦合至该导电互连层的装置。该导电互连层的第二表面可面向该耦合装置。该高密度扇出封装结构可进一步包括第一通孔,其耦合至该阻挡内衬并且被配置成与至该有源管芯的第二导电互连相耦合。
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