[发明专利]具有在相同金属层上的共享第一和第二全局读字线以及全局写字线的3端口位单元阵列

说明书

一种装置包括位单元阵列(202、204、206、208)，该位单元阵列包括第一行位单元和第二行位单元。该装置还包括第一全局读字线(240)，该第一全局读字线(240)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置进一步包括第二全局读字线(244)，该第二全局读字线(244)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置还包括全局写字线(242)，该全局写字线(242)被配置成选择性地耦合到第一行位单元和第二行位单元。第一全局读字线、第二全局读字线、以及全局写字线位于共用金属层(M4)中。

I.优先权要求

本申请要求共同拥有的于2014年11月18日提交的美国非临时专利申请号No.14/546,980的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。

II.领域

本公开一般涉及用于位单元的读字线和写字线。

III.相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线电话，诸如移动和智能电话、平板、以及膝上型计算机。这些设备可在无线网络上传达语音和数据分组。此外，许多此类设备纳入附加功能性，诸如数码相机、数码摄像机、数字记录器、以及音频文件播放器。同样，此类设备能够处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些设备可包括显著的计算能力。

电子设备(诸如无线电话)可包括包含存储器阵列的存储器，该存储器阵列由一个或多个存储器单元制成。可用于存储器(例如，存储器高速缓存)的一种类型的存储器单元是3端口位单元。3端口位单元可包括两个读端口和一个写端口，并且可被用于静态随机存取存储器(SRAM)器件中。在14纳米(nm)互补金属氧化物半导体(CMOS)技术中，3端口SRAM位单元可通过使用鳍式场效应晶体管(FinFET)以及两个金属层(被称为M1和M2层)的覆盖的双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可按非线性方式被图案化并可包括“凹凸部分(jog)”(例如，线圈)。对于小于14nm(例如，10nm或7nm)的制造工艺，由于自对准双图案化(SADP)与LELE相比所提供的降低的成本和改善的过程控制(例如，更精确的线宽和线间隔控制)，因此对于形成M1和M2而言SADP可能比LELE更优选。然而，SADP可能不支持包括凹凸部分的非线性图案。

IV.概览

本公开提供了一种包括共享单个金属层中的共用全局字线的位单元阵列的设计。例如，位单元阵列可包括第一位单元和第二位单元。第一位单元可在位单元阵列的第一行中，并且第二位单元可在位单元阵列的第二行中。第一行可包括两条局部读字线和一局部写字线。第二行也可包括两条局部读字线和一局部写字线。局部读字线可在第二金属层(M2)中，并且局部写字线可在第三金属层(M3)中。在特定示例中，每个位单元(例如，每一行)可具有大约132nm的宽度(例如，接触式多晶间距(CPP)的大约两倍或者位单元的接触式多晶(栅极)线之间的距离的两倍)。

第一全局读字线、第二全局读字线、以及全局写字线可在共用金属层(例如，第四金属层(M4))中。每条全局字线的间距可以是大约80nm。全局字线可跨第一位单元的宽度和第二位单元的宽度(例如，大约264nm的组合宽度)被放置在M4中。行选择逻辑可耦合到全局字线以控制这些全局字线是耦合到第一位单元(例如，第一行)还是第二位单元(例如，第二行)。由此，所有的全局字线可位于单个金属层(M4)中，与每个金属层一条全局字线相对，这可改善位单元内不同组件之间的布线。例如，第六金属层(M6)和第八金属层(M8)可对布线相对开放，因为每条全局字线在M4中。另外，全局字线可具有相对大的间距(例如，80nm)，这会由于减小的字线电阻式-电容式(RC)阻抗而减小读/写等待时间。