[发明专利]三维3D集成电路及其中使用的方法

说明书

详细描述中所揭示的方面包含采用分布式穿硅通孔TSV场的三维3D集成电路IC3DIC中的存储器控制器放置。就此来说，在一个方面中，基于所述分布式TSV场内的中央存储器控制器放置方案将存储器控制器安置在3DIC中。可将所述存储器控制器放置在多个TSV场内的几何中心处以在所述存储器控制器与所述多个TSV场中的每一者之间提供大约相等线长度。在另一方面中，基于分布式存储器控制器放置方案将多个存储器控制器提供在3DIC中，其中所述多个存储器控制器中的每一者经放置邻近于所述多个TSV场中的相应TSV场。通过基于所述3DIC中的所述中央存储器控制器放置方案及/或所述分布式存储器控制器放置方案而安置所述存储器控制器，使存储器存取请求的等待时间最小化。

优先权主张

本专利申请案主张在2015年1月22日申请且标题为“采用分布式穿硅通孔(TSV)场的三维(3D)集成电路(IC)(3DIC)中的存储器控制器放置(MEMORY CONTROLLER PLACEMENTIN A THREE-DIMENSIONAL(3D)INTEGRATED CIRCUIT(IC)(3DIC)EMPLOYING DISTRIBUTEDTHROUGH-SILICON-VIA(TSV)FARMS)”的序号为14/602,505的美国专利申请案的优先权，所述美国专利申请案以全文引用的方式并入本文中。

技术领域

本发明的技术大体来说涉及三维(3D)集成电路(IC)(3DIC)。

背景技术

计算装置(例如，智能电话)在现代社会中已变得常见。计算装置的流行可能归因于在此些计算装置内实现的许多功能。日益复杂的集成电路(IC)已经设计及制造以在计算装置中提供日益较大功能性。随着IC的复杂性增加的同时，已存在减少IC的占用面积的压力。在传统二维(2D)IC(2DIC)中，所有电组件(例如处理器核心、存储器芯片及逻辑电路)安置在单个半导体IC层中。存储器控制器通常放置在存储器芯片的输入/输出(I/O)引脚附近以减少存储器存取等待时间。然而，随着IC的复杂性增长，在2DIC中同时实现占用面积及等待时间减少变得日益困难。

三维(3D)IC(3DIC)通过在集成半导体裸片中堆叠多个半导体IC层来解决2DIC的设计挑战。为在多个半导体IC层之间提供电互连，在3DIC中提供多个穿硅通孔(TSV，其通常共同称作TSV场)。为减少互连延迟，TSV场通常安置在3DIC的中心中以在3DIC中的电组件之间提供可能最短布线距离。

就此来说，图1为说明安置在3DIC 12的中心中的TSV场10的俯视图的示意图。3DIC12包含多个半导体IC层14(1)到14(N)。TSV场10包括横越多个半导体IC层14(1)到14(N)中的每一者的多个TSV 16。使用TSV 16在3DIC 12中的不同半导体IC层14(1)到14(N)的电路之间提供互连。在此实例中，存储器IC 18安置在用作单片系统(SOC)的3DIC 12的多个半导体IC层14(1)到14(N)中的至少一者中。存储器IC 18可为含有可存储数据的位单元的存储器阵列。存储器控制器20还安置在半导体IC层14(N)上，所述半导体IC层(例如)经配置以服务到存储器IC 18的存储器存取请求。TSV场10经放置在3DIC 12的几何中心22处以减少多个半导体IC层14(1)到14(N)之间的互连等待时间。然而，如果存储器控制器20及存储器IC18在同一半导体IC层14(X)(1≤X≤N)中经放置成彼此间隔开，那么必须围绕TSV场10布线连接存储器控制器20及存储器IC 18的存储器总线24。随着存储器控制器20与存储器IC 18之间的线长度增加，因此3DIC 12的存储器存取等待时间及热机械可靠性(TMR)均退化。为使到存储器IC 18的存储器存取请求的存储器存取等待时间最小化，存储器控制器20应物理上经定位尽可能接近于存储器IC 18，因此对IC设计增加约束。

发明内容