[发明专利]时钟生成器和处理器系统

说明书

技术领域

本发明涉及时钟生成器。

背景技术

高带宽数字内容保护（HDCP）已知为用于保护媒体内容的内容保护协议。

现有技术文档

非专利文档

非专利文档1：“HDCP Deciphered”，White Paper，Digital Content Protection LLC，July 2008

非专利文档2：“High-bandwidth Digital Content Protection System Mapping HDCP to DisplayPort”，Revision 2.2，Digital Content Protection LLC，December 21，2012。

发明内容

本发明要解决的问题

期望采用诸如HDCP的内容保护技术的内容保护系统抵抗已知为功率分析攻击的边信道攻击。

本发明具有提供使内容保护系统抵抗边信道攻击的技术的目的。

用于解决问题的手段

根据本发明的一个方面，时钟生成器输出处理器时钟，所述处理器时钟充当用在内容保护系统中的处理器的操作参考。时钟生成器包括直接数字综合部和随机数生成器。直接数字综合器包括相位累加器并且输出处理器信号。相位累加器与参考时钟同步地累加设定值。随机数生成器生成随机数。设定值基于随机数而改变。

本发明的效果

内容保护系统抵抗功率分析攻击。

附图说明

图1图示了牵涉到PLL的时钟生成电路的典型配置。

图2图示了DDS。

图3图示了DDS的操作。

图4图示了时钟生成器的配置。

图5图示了处理器系统的配置。

图6图示了时钟生成器的修改的配置。

图7图示了时钟生成器的修改的操作。

具体实施方式

图1图示了牵涉到模拟锁相环或锁相环（PLL）的时钟生成电路的典型配置。图1中图示的时钟生成电路包括相位频率检测器和电荷泵101、低通滤波器102、电压控制的振荡器103以及反馈分频器104。归因于低通滤波器102的存在，图1中图示的时钟生成电路抵抗对于输出时钟频率的突变的尝试（例如通过改变反馈分频器104的值），低通滤波器102是为了环的稳定性而要求的。

与以上时钟生成电路相比，直接数字综合部或综合器（DDS）200（见图2）具有改变输出时钟频率的高得多的能力。DDS 200包括累加设定值的相位累加器201。DDS 200每当相位累加器201的累加值绕回时生成上升时钟沿。例如，如图3中所图示的，当设定值被设定为2¹⁵（=32,768）时，16-比特相位累加器201（即，2¹⁶或65,536的最大值）每两个参考时钟循环生成上升或下降时钟沿。

根据该实施例的时钟生成器1是包括以上DDS的时钟生成器。图4图示了根据该实施例的时钟生成器1的配置。如图5中所图示的，时钟生成器1生成并输出处理器时钟10，处理器时钟10充当用在内容保护系统中的处理器50的操作参考，所述内容保护系统采用诸如HDCP的内容保护技术。处理器50与来自时钟生成器1的处理器时钟10同步地操作。处理器50和时钟生成器1构成处理器系统60。处理器系统60是例如接收HDCP 2.2中保护的AV流内容的数字显示器。处理器系统60可以是能够接收和重新传输HDCP 2.2中保护的AV流内容的数字AV接收器。

处理器50在内容保护系统中使用，所述内容保护系统采用例如HDCP版本2.2（HDCP 2.2）作为内容保护技术。处理器50执行数据加密或解密。例如，处理器50利用公钥（例如RSA公钥）对数字签名进行解密，并且基于解密结果来验证数字签名。可替代地，处理器50可以对内容数据进行加密或者可以对经加密的内容数据进行解密。

如图4中所图示的，时钟生成器1包括DDS 2、随机数生成器4和寄存器5。DDS 2基于参考时钟12来操作。DDS 2包括作为核心部件的相位累加器3。DDS 2的输出时钟11被用作处理器时钟10。