[发明专利]用于控制混合存储系统的运行的电路和方法

权利要求书

1.一种用于控制包含不同类型存储器的存储系统运行的电路，其特征在于，所述电路包括：

具有第一类型存储元件和第一访问时间的第一存储器；

具有第二类型存储元件和第二访问时间的第二存储器，其中所述第二类型存储元件与所述第一类型存储元件的类型不同；

存储器控制电路，其使得能够访问所述第一存储器和所述第二存储器；所述存储器控制电路包括分析器，所述分析器确定存储在所述第一存储器和所述第二存储器中数据规模的阈值，其中如果与所述第一存储器相关联的访问频率被确定为不同于预定的访问频率，则调整所述阈值；

延迟缓冲器，其被耦接到所述第二存储器以用于补偿所述第一访问时间和所述第二访问时间之间的时间差；以及

用于合并所述第一存储器的输出数据与经过延迟的所述第二存储器的输出数据以产生依序的输出数据的电路。

2.根据权利要求1所述的电路，其特征在于，所述存储器控制电路包括与所述第一存储器相关联的第一存储器控制器，与所述第二存储器相关联的第二存储器控制器以及被耦接到所述第一存储器控制器和所述第二存储器控制器的存储器选择电路，所述存储器选择电路使得能够访问所述第一存储器和所述第二存储器中期望的存储器。

3.根据权利要求1或2所述的电路，其特征在于，所述第一存储器包括SSD存储器，所述第二存储器包括DRAM。

4.根据权利要求1或2所述的电路，其特征在于，所述延迟缓冲器包括PLD上的RAM块，所述RAM块通过在预定的延迟期间缓冲数据来补偿所述第一访问时间和所述第二访问时间之间的时间差。

5.根据权利要求4所述的电路，其特征在于，在所述预定的延迟之后，数据被从所述RAM块中读出。

6.根据权利要求4所述的电路，其特征在于，所述PLD被耦接以接收配置比特，并且所述RAM块通过使用可编程互连元件而与所述第二存储器耦接，所述可编程互连元件通过所述配置比特被编程。

7.根据权利要求1或2所述的电路，其特征在于，所述第一存储器包括非易失性存储器，所述第二存储器包括易失性存储器。

8.根据权利要求1或2所述的电路，其特征在于，所述电路还包括控制对所述第一存储器和所述第二存储器的访问的存储器转译器，其中所述存储器转译器确定是访问所述第一存储器还是访问所述第二存储器。

9.根据权利要求8所述的电路，其特征在于，所述存储器转译器包括分析器，所述分析器用于存储与关联于所述第一存储器和所述第二存储器的访问时间有关的信息，并且所述存储器转译器基于所述分析器内存储的信息来确定是访问所述第一存储器还是访问所述第二存储器。

10.一种控制具有不同类型存储器的存储系统运行的方法，其特征在于，所述方法包括：

访问具有第一类型存储元件和第一访问时间的第一存储器；

访问具有第二类型存储元件和第二访问时间的第二存储器，其中所述第二类型存储元件与所述第一类型存储元件的类型不同；

确定存储在所述第一存储器和所述第二存储器中的数据规模的阈值；

如果确定与第一存储器相关的访问频率不同于预定的访问频率，则调整所述阈值；

将所述第二存储器输出的数据耦接到延迟缓冲器，以补偿所述第一访问时间与所述第二访问时间之间的时间差；以及

合并所述第一存储器的输出数据与经过延迟的所述第二存储器的输出数据以产生依序的输出数据。

11.根据权利要求10所述的方法，其特征在于，访问所述第一存储器包括通过与所述第一存储器相关联的第一存储控制器来访问所述第一存储器，以及访问所述第二存储器包括通过与所述第二存储器相关联的第二存储控制器来访问所述第二存储器。