[发明专利]用于控制混合存储系统的运行的电路和方法

说明书

本申请公开了一种用于控制包含不同类型存储器的存储系统的运行的电路。所述电路包括具有第一类型存储元件和第一访问时间的第一存储器(208)；具有第二类型存储元件和第二访问时间的第二存储器(212)，其中第二类型存储元件与第一类型存储元件的类型不同；使得能够对第一存储器(208)和第二存储器(212)进行访问的存储器控制电路(203)；被耦接到第二存储器的延迟缓冲器(214)，所述延迟缓冲器用于补偿第一访问时间和第二访问时间的时间差；以及用于合并第一存储器的输出与经过延迟的第二存储器的输出来产生依序的输出数据的电路(216)。本申请同时还公开了一种控制存储系统运行的方法(图7)。

技术领域

本发明主要涉及集成电路器件，尤其是涉及用于控制包含不同类型存储器的存储系统的运行的电路和方法。

背景技术

数据中心在世界任何地方的多种计算设备之间协调地提供存储、社交网络、游戏、网络搜索和许多其他服务，并且它们的规模和提供的服务的绝对多样性与日俱增。几项关键因素促使了这种增长，其中包括现在被抓取和交换的不定的数据量的爆发。在实施数据中心的过程中，一项需要面对的基本挑战是处理和存储不断增长的数据量。

用来存储用于不同目的的大量数据的数据中心正在许多工业领域中变得非常重要，当存储和处理不断增长的数据量时，数据中心聚焦的是优化的运行方式。固态硬盘(SSD)正快速地得到普及，因为它们在存储架构(storage hierarchy)中提供了额外的一层，它相比较硬盘驱动器而言同时拥有更高的性能(例如，每秒内的数据输入输出次数(IOPS))和更少的访问延迟，相比较标准动态随机存取存储器(DRAM)而言拥有更高的存储密度、更低的成本和更低的功耗。然而，它们较高的访问延迟使得SSD不能与标准DRAM合并使用，因为多核处理器无法在不牺牲性能的前提下应对高访问延迟。

因此，用于控制存储系统运行的优化电路会非常有好处。

发明内容

描述了一种用于控制包含不同类型存储器的存储系统的运行的电路。该电路包含具有第一类型存储元件和第一访问时间的第一存储器；具有第二类型存储元件和第二访问时间的第二存储器，其中第二类型存储元件与第一类型存储元件的类型不同；使得能够访问第一存储器和第二存储器的存储器控制电路；与第二存储器耦接的用于补偿第一存储时间和第二存储时间的时间差的延迟缓冲器；以及用于合并第一存储器的输出数据和经过延迟的第二存储器的输出数据来产生依序的输出数据的电路。

可选择地，该存储器控制电路包括与第一存储器相关联的第一存储器控制器和与第二存储器相关联的第二存储器控制器。

可选择地，该存储器控制电路包括与第一存储器控制器和第二存储器控制器相耦接的存储器选择电路，该存储器选择电路使得能够访问第一存储器和第二存储器中被选中的存储器。

可选择地，第一存储器包括SSD存储器。

可选择地，第二存储器包括DRAM。

可选择地，延迟缓冲器包括PLD上的RAM块。

可选择地，PLD上的RAM块通过在预定的延迟时间内缓冲数据来补偿第一存储时间和第二存储时间之间的时间差。

可选择地，数据在经过预定的延迟时间后被从RAM块中被读出。

可选择地，PLD被耦接以接收配置比特。

可选择地，RAM块通过使用可编程互连单元而与第二存储器相耦接，该可编程互连单元通过使用配置比特来编程。

可选择地，第一存储器包括非易失性存储器，第二存储器包括易失性存储器。

可选择地，该电路进一步包括控制对第一存储器和第二存储器进行访问的存储器转译器(memory translator)，其中，该存储器转译器决定是访问第一存储器还是访问第二存储器。