[发明专利]使用互补电压电源的分裂栅闪存系统

说明书

本发明公开了一种包括第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元阵列位于所述半导体衬底中并按多个行和列布置。每个存储器单元包括位于所述半导体衬底的表面上的第二导电类型的第一区，以及位于所述半导体衬底的所述表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在沟道区的第一部分上面并与所述沟道区的第一部分绝缘，并且与第一区相邻且与第一区几乎不或完全不重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻，并与沟道区的第二部分绝缘且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。在编程、读取或擦除操作期间，可将负电压施加至选择的或未选择的存储器单元的所述字线和/或所述耦合栅。

技术领域

本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及其中使用互补电压电源的此类存储器装置。在读取、编程或擦除操作期间，将负电压施加到控制栅和/或字线或者选择的或未选择的存储器单元。

背景技术

非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型诸如P型的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型诸如N型的第一区14(也称为源极线SL)。也为N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与沟道区18的所述第一部分绝缘。字线22与第二区16几乎不或完全不重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与沟道区18的所述另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供该区14到浮栅24的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并与浮栅24绝缘。擦除栅EG 28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以提高擦除效率。擦除栅28也与第一区14绝缘。在USP 7,868,375中更为具体的描述单元10，USP 7,868,375的公开内容全文以引用方式并入本文中。

现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元10进行擦除，方法是在擦除栅28上施加高电压，同时其他端子等于零伏。电子从浮栅24隧穿到擦除栅28中，使得浮栅24带正电，从而在读取状态下打开单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中电压，以及在位线20上施加编程电流。流过字线22和浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取状态下关断单元10。所得的单元编程状态被称为‘0’状态。

在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。现有技术没有对这些操作施加负电压。

本发明的一个目的是对于非易失性存储器单元装置利用负电压和正电压，使得在用于选择的或未选择的单元的读取、编程和/或擦除操作期间将负电压施加到字线22和/或耦合栅26，这取决于操作。这将允许使用比现有技术更低的正电压电源，这将允许用于存储器单元装置的更紧凑且节省空间的布局。

发明内容

本发明对于非易失性存储器单元装置利用负电压和正电压，使得在用于选择的或未选择的单元的读取、编程和/或擦除操作期间将负电压施加到字线22和/或耦合栅26，这取决于操作。因此，与现有技术相比，本发明允许用于存储器单元装置的更紧凑且节省空间的布局。

附图说明

图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。

图2是使用图1中示出的现有技术的非易失性存储器单元的非易失性存储器装置的框图。

图3示出非易失性存储器装置的编程操作的示例性波形。