[发明专利]低损害自对准两性FINFET尖端掺杂

权利要求书

1.一种单片晶体管，包括：

Ⅲ-Ⅴ异质结构，其设置在衬底上，所述异质结构包括设置在第二Ⅲ-Ⅴ化合物半导体材料上的第一Ⅲ-Ⅴ化合物半导体材料；

栅极叠层，其设置在所述第一Ⅲ-Ⅴ化合物半导体材料的沟道区域之上；以及

一对源极/漏极区域，其通过所述第一Ⅲ-Ⅴ化合物半导体材料中的尖端区域来电耦合到所述沟道区域的相对端，所述尖端区域包括两性掺杂物。

2.如权利要求1所述的晶体管，其中：

所述沟道区域中的多数电荷载流子是电子；以及

所述两性掺杂物作为所述第一Ⅲ-Ⅴ化合物半导体材料内的供体并作为所述第二Ⅲ-Ⅴ化合物半导体材料内的受体来优先活化。

3.如权利要求1所述的晶体管，其中所述第二Ⅲ-Ⅴ化合物半导体材料的副尖端区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物提高在所述第一和第二Ⅲ-Ⅴ材料的异质结处p-n结的性能。

4.如权利要求1所述的晶体管，其中所述第一Ⅲ-Ⅴ材料从由InGaAs、InAs、GaAs、InP和InSb组成的组中选择。

5.如权利要求4所述的晶体管，其中所述第二Ⅲ-Ⅴ材料从由AlSb、InP、GaSb、GaAlSb、GaAsSb、InAlAs、GaAs和AlGaAs组成的组中选择。

6.如权利要求1所述的晶体管，其中所述两性掺杂物从由Si、C、Ge、Sn、Te、Se和O组成的组中选择。

7.如权利要求1所述的晶体管，其中：

所述第一Ⅲ-Ⅴ材料包括以下材料的两个或更多：In、Ga和As；以及

所述两性掺杂物是Si或C。

8.如权利要求1所述的晶体管，其中：

所述一对源极/漏极区域进一步包括与所述尖端区域和所述第二Ⅲ-Ⅴ化合物半导体材料接触并与所述第二Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触的第三Ⅲ-Ⅴ化合物半导体；以及

所述副源极/漏极区域还包括所述两性掺杂物。

9.如权利要求8所述的晶体管，其中所述副源极/漏极区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物提高在所述第三和第二Ⅲ-Ⅴ材料的异质结处p-n结的性能。

10.一种CMOS集成电路（IC），包括：

硅衬底；

n类型Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET），其设置在所述衬底的第一区域之上，所述Ⅲ-Ⅴ FET进一步包含：

Ⅲ-Ⅴ异质结构鳍，其设置在所述衬底上，所述异质结构鳍包含设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上的第一n类型Ⅲ-Ⅴ化合物半导体材料的鳍；

栅极叠层，其设置在所述鳍的沟道区域之上；

一对源极/漏极区域，包括通过所述鳍的尖端区域来电耦合到所述沟道区域的相对端的第二n类型Ⅲ-Ⅴ化合物半导体材料，所述尖端区域包括两性掺杂物，并且所述尖端区域设置在也包括所述两性掺杂物的所述副鳍的副尖端区域上；以及

p类型硅沟道式的FET，其设置在所述衬底的第二区域之上。

11.如权利要求10所述的CMOS IC，其中：

所述两性掺杂物是Si、C、Ge、Sn、Te、Se和O的至少一个，并且作为所述尖端区域内的供体并作为所述副尖端区域内的受体来优先活化；以及

所述尖端区域和副尖端区域包括所述两性掺杂物的相同浓度。

12.如权利要求10所述的CMOS IC，其中所述第二n类型Ⅲ-Ⅴ化合物半导体材料与所述p类型Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触；以及

所述副源极/漏极区域还包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度。