[发明专利]低损害自对准两性FINFET尖端掺杂

说明书

单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。

技术领域

用来扩展用于集成电路（IC）的摩尔定律的努力已包含采用Ⅲ-Ⅴ化合物（compound）半导体材料（例如，InP、InGaAs、InAs）的晶体管的发展。虽然这些非硅材料系统已被采用以制作金属氧化物半导体场效应晶体管（MOSFET）和其它形式的高迁移率晶体管（HEMT），但装置常常遭受与掺杂Ⅲ-Ⅴ材料到活化（activation）的预期传导性类型和级别中的困难关联的性能限制。例如，通过硅基FET的制作中常规的离子注入过程的掺杂诱发Ⅲ-Ⅴ化合物半导体材料中不容易被退火出（be annealed out）的有害损害。

具有采用避免对Ⅲ-Ⅴ半导体材料的损害的技术相对于沟道区域被精确定位的活性掺杂物的Ⅲ-Ⅴ晶体管架构因此是有利的。

附图说明

本文中所描述的材料通过示例的方式而不是通过限制的方式来图示在附图中。为了说明的简单和清晰，图中所图示的元素不一定按比例绘制。例如，一些元素的尺寸可为了清晰相对于其它元素被放大。此外，在认为适当的情况下，参考标签已在图之中被重复以指示对应或相似元素。在图中：

图1是依照一些实施例的Ⅲ-Ⅴ鳍式FET的平面图，该Ⅲ-Ⅴ 鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；

图2A图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域和轻掺杂区域的长度的截面图；

图2B图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的轻掺杂区域内的鳍宽度的截面图；

图2C图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域内的鳍宽度的截面图；

图2D图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；

图3图示依照一些备选实施例的通过Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；

图4是流程图，其图示依照一些实施例的制作具有轻掺杂区域的Ⅲ-Ⅴ鳍式FET的方法；

图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J和5K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；

图6A、6B、6C、6D、6E、6F、6G、6H、6I、6J和6K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ 鳍式FET的轻掺杂区域内的鳍结构的宽度的截面图；

图7图示依照本发明的实施例的采用包含多个Ⅲ-Ⅴ 鳍式FET的SoC的数据服务器机器和移动计算平台，该Ⅲ-Ⅴ 鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；以及

图8是依照本发明的实施例的电子计算装置的功能框图。

具体实施方式

一个或更多实施例参考附图来描述。虽然特定配置和布置被详细描绘和讨论，但应理解的是，这仅为了说明性目的而进行。相关领域中的技术人员将认识到，其它配置和布置是可能的，而不背离本描述的精神和范围。对相关领域中的那些技术人员将显而易见的是，本文中所描述的技术和/或布置可在不同于本文中被详细描述的系统和应用的各种其它系统和应用中被采用。