[发明专利]混合三栅极和纳米线CMOS器件架构

权利要求书

1.一种半导体结构，包括：

第一导电类型的半导体器件，所述第一导电类型的半导体器件包括：

设置在衬底上方的多个竖直堆叠的纳米线，所述纳米线中的每一个纳米线包括分离沟道区；

第一导电类型的公共栅电极叠层，围绕所述多个竖直堆叠的纳米线的分离沟道区中的每一个；及

在所述多个竖直堆叠的纳米线的分离沟道区的任一侧上的第一导电类型的源极区和漏极区；及

与所述第一导电类型相反的第二导电类型的半导体器件，所述第二导电类型的半导体器件包括：

设置在所述衬底上方的半导体鳍状物，所述半导体鳍状物具有带有顶表面和侧表面的沟道区；

设置在所述半导体鳍状物的沟道区的顶表面和侧表面上的第二导电类型的栅电极叠层；以及

在所述半导体鳍状物的沟道区的任一侧上的第二导电类型的源极区和漏极区，

其中，所述多个竖直堆叠的纳米线是第一半导体材料的多个竖直堆叠纳米线，并且其中，所述半导体鳍状物是不同于所述第一半导体材料的第二半导体材料的半导体鳍状物。

2.根据权利要求1所述的半导体结构，其中，所述第一半导体材料是硅，并且所述第二半导体材料是硅锗。

3.根据权利要求1所述的半导体结构，其中，所述多个竖直堆叠的纳米线是多个竖直堆叠的硅纳米线。

4.根据权利要求1所述的半导体结构，其中，所述半导体鳍状物是硅锗半导体鳍状物。

5.根据权利要求4所述的半导体结构，其中，所述半导体鳍状物是实质上均质的硅锗半导体鳍状物。

6.根据权利要求4所述的半导体结构，其中，所述半导体鳍状物是精确均质的硅锗半导体鳍状物。

7.根据权利要求1所述的半导体结构，其中，所述第一导电类型的源极区和漏极区是所述多个竖直堆叠的纳米线的所有分离沟道区公共的一对源极区和漏极区。

8.根据权利要求1所述的半导体结构，其中，所述第一导电类型的源极区和漏极区是多个分离源极区和漏极区对，每个对应于纳米线中的一个的分离沟道区。

9.根据权利要求1所述的半导体结构，还包括：

在所述第一导电类型的公共栅电极叠层的任一侧上的第一对电介质间隔件；以及

在所述第二导电类型的栅电极叠层的任一侧上的第二对电介质间隔件。

10.根据权利要求1所述的半导体结构，其中，所述第一导电类型的公共栅电极叠层包括设置在多个竖直堆叠的硅纳米线的每个分离沟道区上并且围绕每个分离沟道区的第一高k栅极电介质层，并且所述第二导电类型的栅电极叠层包括设置在所述半导体鳍状物的沟道区的顶表面和侧表面上的第二高k栅极电介质层。

11.根据权利要求10所述的半导体结构，其中，所述第一导电类型的公共栅电极叠层还包括设置在所述第一高k栅极电介质层上的第一金属栅极，并且所述第二导电类型的栅电极叠层还包括设置在所述第二高k栅极电介质层上的第二金属栅极。

12.根据权利要求1所述的半导体结构，其中，所述第一导电类型的半导体器件是NMOS半导体器件，并且所述第二导电类型的半导体器件是PMOS半导体器件。

13.一种制造半导体器件的方法，所述方法包括：

在衬底上方形成鳍状物结构，所述鳍状物结构包括交替的第一半导体层和第二半导体层；

在所述鳍状物结构上形成牺牲栅极叠层；

形成与所述牺牲栅极叠层相邻的层间电介质区域；

去除所述牺牲栅极叠层以暴露所述鳍状物结构的沟道区；

混合沟道区中的交替的第一半导体层和第二半导体层，以在所述沟道区中形成均质半导体鳍状物；并且

在所述沟道区中的均质半导体鳍状物上方形成永久栅电极叠层。