[发明专利]混合三栅极和纳米线CMOS器件架构

说明书

描述了混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。例如，半导体结构包括第一导电类型的半导体器件，第一导电类型的半导体器件具有设置在衬底上方的多个竖直堆叠的纳米线。半导体结构还包括与第一导电类型相反的第二导电类型的半导体器件，第二半导体器件具有设置在衬底上方的半导体鳍状物。

技术领域

本发明的实施例属于半导体器件领域，具体而言，是混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。

背景技术

过去几十年来，集成电路中特征的缩小是日益增长的半导体产业背后的驱动力。缩小到越来越小的特征实现了功能单元在半导体芯片的有限面积上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，随着器件尺寸的不断缩小，多栅极晶体管 (例如三栅极晶体管)或环栅极器件(例如纳米线)已经变得更普遍。已经尝试了许多不同的技术来降低这种晶体管的寄生电容。然而，在寄生电容抑制领域仍然需要重大改进。而且，已经尝试了许多不同的技术来制造具有诸如SiGe、Ge和III-V族材料的非Si沟道材料的器件。然而，将这些材料集成到Si晶圆上仍然需要重大的工艺改进。

附图说明

图1示出了根据本发明实施例的通用处理方案，其示出了与PMOS三栅极制造途径(b)相比的NMOS纳米线制造途径(a)，二者在公共衬底上执行。

图2A示出了根据本发明实施例的基于NMOS纳米线的半导体结构的三维横截面视图。

图2B示出了根据本发明实施例的沿着a-a'轴截取的图2A的基于纳米线的半导体结构的横截面沟道视图。

图2C示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的横截面间隔件视图。

图2C’示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的另一个实施例的横截面间隔件视图。

图3A示出了根据本发明实施例的基于PMOS鳍状物的半导体结构的三维横截面视图。

图3B示出了根据本发明实施例的沿着a-a'轴截取的图3A的基于鳍状物的半导体结构的横截面沟道视图。

图4A-4H示出了根据本发明实施例的代表制造互补半导体纳米线和鳍状物结构的方法中的各个操作的三维横截面视图，其中：

图4A示出了包括在半导体衬底上方形成的鳍状物的起始结构，该起始结构对于NMOS和PMOS器件是公共的；

图4B示出了牺牲栅极堆叠材料沉积和栅极图案化之后的图4A的结构；

图4C示出了在制造源极和漏极结构以及在三个牺牲栅极之间形成层间电介质层之后的图4B的结构；

图4D示出在去除三个牺牲栅极之后的图4C的结构；

图4E示出了对于PMOS器件的在形成均匀半导体鳍状物之后的图4D 的结构；

图4F示出了对于NMOS器件的在去除暴露在鳍状物的突出部分的沟道区中的第一牺牲释放层和第二牺牲释放层的部分之后的图4D的结构；

图4G示出了对于PMOS的在沟道区中的鳍状物的部分上形成永久栅极叠层之后的图4E的结构；及

图4H示出了对于NMOS的在沟道区中的有源线形成层的部分上形成永久栅极叠层之后的图4F的结构。

图5是根据本发明实施例的根据器件架构类型的NMOS和PMOS沟道迁移率的绘图。