[发明专利]半导体存储装置

说明书

本发明的实施方式涉及的半导体存储装置具备：第1至第32存储单元；第1至第16位线，连接于第1至第16存储单元；第17至第32位线，连接于第17至第32存储单元；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。第1时序和所述第2时序不同。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种将存储单元三维排列而成的NAND型闪速存储器。

发明内容

[发明所要解决的问题]

本发明提供一种能够提升动作可靠性的半导体存储装置。

[解决问题的技术手段]

实施方式的半导体存储装置具备：第1至第32存储单元；第1集合，包含第1至第16位线，所述第1至第16位线连接于第1至第16存储单元，连续地并排配置；第2集合，包含第17至第32位线，所述第17至第32位线连接于第17至第32存储单元，连续地并排配置；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。并且，第1时序和第2时序不同。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的存储单元阵列的电路图。

图3是第1实施方式的行解码器的电路图。

图4是第1实施方式的读出放大器的电路图。

图5是第1实施方式的存储单元阵列及读出放大器的示意图。

图6是第1实施方式的信号STB的概念图。

图7是第1实施方式的STB生成电路的电路图。

图8是表示第1实施方式的存储单元可取得的阈值分布的图。

图9是第1实施方式的读出动作时的字线电压的变化和信号STB的时序图。

图10是第2实施方式的延迟电路的电路图。

图11是表示第2实施方式的延迟电路的各节点的电压的时序图。

图12是第2实施方式的STB生成电路的电路图。

图13是第2实施方式的D-F/F的电路图。

图14是表示第2实施方式的STB生成电路的各节点的电压的时序图。

图15是第2实施方式的STB生成电路的电路图。

图16是表示第2实施方式的STB生成电路的各节点的电压的时序图。

图17是第2实施方式的读出动作时的字线和信号ST的时序图。

图18是第2实施方式的读出动作的流程图。

图19是第2实施方式的读出动作时的命令序列。

图20是第2实施方式的读出动作时的命令序列。

图21是第2实施方式的读出动作的流程图。

图22是第2实施方式的读出动作时的命令序列。

图23是第2实施方式的变化例的STB生成电路的电路图。

图24是第3实施方式的存储单元阵列及读出放大器的示意图。