[发明专利]多芯片封装链路错误检测

说明书

在物理链路的多个数据通道上接收第一数据并且在流通道上接收对应于第一数据的流信号，其识别第一数据的类型。在第一数据中识别特定类型的错误检测码的第一实例。在多个数据通道的至少一部分上接收第二数据并且在流通道上接收对应于第二数据的流信号，其识别第二数据的类型。在第二数据中识别特定类型的错误检测码的第二实例。流通道是物理链路的通道中的另一个通道，并且在一些实例中，第二数据的类型与第一数据的类型不同。

技术领域

该公开关于计算系统，并且特别（但并不完全）关于点到点互连。

背景技术

半导体处理和逻辑设计中的进步已经允许可在集成电路装置上存在的逻辑的数量中的增加。作为必然的结果，计算机系统配置已从系统中的单个或多个集成电路演变成在个体集成电路上存在的多个核、多个硬件线程和多个逻辑处理器，以及与这样的处理器集成的其他接口。处理器或集成电路典型地包括单个物理处理器管芯，其中该处理器管芯可包括任意数量的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。

由于有更大的能力来在更小的封装件中安插更多的处理能力，故更小的计算装置已越来越流行。智能电话、平板、超薄笔记本和其他用户设备呈指数增长。然而，这些更小的装置依赖于服务器，既为了进行数据存储也为了超过形状因子的复杂处理。因此，高性能计算市场（即，服务器空间）中的需求也已经增加。例如，在现代服务器中，典型地不仅存在带多个核的单个处理器，而且还存在多个物理处理器（也称为多个插座）以用于提高计算能力。但随着处理能力连同计算系统中装置的数量增长，插座与其他装置之间的通信变得更加关键。

实际上，互连已从主要处理电通信的更加传统的多点总线成长为促进快速通信的成熟互连架构。遗憾的是，由于需要未来处理器以甚至更高速率消耗，故对应的需求被寄托于现有互连架构的能力之上。

附图说明

图1图示计算系统的实施例，该计算系统包括互连架构。

图2图示互连架构的实施例，该互连架构包括分层栈。

图3图示要在互连架构内生成或接收的请求或分组的实施例。

图4图示用于互连架构的传送器和接收器对的实施例。

图5图示多芯片封装的实施例。

图6是多芯片封装链路（MCPL）的简化框图。

图7是示例MCPL上的示例信令的表示。

图8是MCPL的简化框图。

图9是示例链路状态机的一部分的表示。

图10是示例链路状态机的表示。

图11是进入低功率状态的信令的表示。

图12是图示MCPL的示例实现的框图。

图13A-13C是示例MCPL的通道上数据的示例位映射。

图14-1、14-2、14-3图示示例检验子解码器（syndrome decoder）表。

图15-1、15-2、15-3图示检验子解码器表的另一个示例。

图16是图示MCPL的示例实现的框图。

图17A-17B是图示根据至少一些实施例的链路重新配置的示例的图。

图18A-18B是图示用于处理MCPL上的错误的技术的简化流程图。

图19图示对于包括多个处理器的计算系统的块的实施例。

各种图中的类似参考数字和标号指示类似元件。

具体实施方式