[发明专利]在晶体管隔片下的电阻降低在审
申请号: | 201580083366.2 | 申请日: | 2015-09-25 |
公开(公告)号: | CN108028279A | 公开(公告)日: | 2018-05-11 |
发明(设计)人: | C.E.韦伯;S.莫拉尔卡;R.贾韦里;G.A.格拉斯;S.S.廖;A.S.墨菲 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L21/336 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 李啸;张金金 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 晶体管 隔片下 电阻 降低 | ||
1.一种晶体管,包括:
衬底;
栅极堆叠,包含栅极电介质和栅极电极,所述栅极堆叠定义在所述衬底上方和/或对于所述衬底是原生的沟道;
所述栅极堆叠任一侧上的隔片;
毗邻所述沟道的源极和漏极(S/D)区域;
位于所述衬底上方的绝缘体层;以及
金属接触部,电连接到所述S/D区域,所述金属接触部位于所述绝缘体层中的接触部沟槽中;
其中所述S/D材料位于所述隔片的至少部分的下方,并延伸到所述接触部沟槽的至少部分中。
2.如权利要求1所述的晶体管,其中所述沟道对所述衬底是原生的。
3.如权利要求1所述的晶体管,其中所述沟道包含硅和锗中的至少一个。
4.如权利要求1所述的晶体管,其中所述沟道包含至少一个III-V材料。
5.如权利要求1所述的晶体管,其中所述栅极电介质是二氧化硅和高k电介质材料中的至少一个。
6.如权利要求1所述的晶体管,其中所述S/D材料是掺杂的外延材料。
7.如权利要求1所述的晶体管,其中所述晶体管具有鳍型沟道配置。
8.如权利要求1所述的晶体管,其中所述晶体管具有纳米线或纳米带沟道配置。
9.如权利要求1所述的晶体管,其中所述晶体管是p型金属氧化物半导体(p-MOS)晶体管。
10.如权利要求1所述的晶体管,其中所述晶体管是n型金属氧化物半导体(n-MOS)晶体管。
11.如权利要求1所述的晶体管,其中所述晶体管是隧道场效应晶体管(TFET)。
12.一种互补金属氧化物半导体(CMOS)或互补隧道场效应晶体管(CTFET)器件,包括如权利要求1-11中任一项所述的晶体管。
13.一种集成电路,包括两个如权利要求1-11中任一项所述的晶体管,其中第一晶体管的所述S/D材料不同于第二晶体管的所述S/D材料。
14.一种计算系统,包括如权利要求1-11中任一项所述的晶体管。
15.一种集成电路,包括:
衬底;
位于所述衬底上方的绝缘体层;
所述衬底上的至少两个晶体管,每个晶体管包含:
栅极,定义在所述衬底上方的和/或对于所述衬底是原生的沟道;
所述栅极任一侧上的隔片;
毗邻所述沟道区域的源极和漏极(S/D)区域;以及
金属接触部,电连接到每个晶体管的所述S/D区域,所述金属接触部位于所述绝缘体层中的接触部沟槽中;
其中每个晶体管的所述S/D材料位于所述隔片的至少部分的下方,并延伸到所述接触部沟槽的至少部分中。
16.如权利要求15所述的集成电路,其中至少一个晶体管沟道对所述衬底是原生的。
17.如权利要求15所述的集成电路,其中每个晶体管沟道包含硅、锗和III-V材料中的至少一个。
18.如权利要求15所述的集成电路,其中至少一个晶体管是p型金属氧化物半导体(p-MOS)晶体管。
19.如权利要求15所述的集成电路,其中至少一个晶体管是n型金属氧化物半导体(n-MOS)晶体管。
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