[发明专利]在晶体管隔片下的电阻降低

说明书

公开了用于在晶体管隔片下的电阻降低的技术。在一些实例中，技术包含降低源极/漏极（S/D）掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实例中，技术包含显示掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环。例如，技术可包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性地蚀刻，并在工艺流程中的较后期由高度掺杂的外延S/D材料替换。在一些情况下，选择性蚀刻可通过在牺牲的S/D上的叠置绝缘体材料中形成的S/D接触部沟槽执行。

背景技术

鳍式FET是围绕半导体材料的薄带（一般称为鳍）构建的晶体管。晶体管包含标准场效应晶体管（FET）节点，包含栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道驻留在栅极电介质下方的鳍的外侧上。确切地说，电流沿鳍的两个侧壁（垂直于衬底表面的侧面）/在其内以及沿鳍的顶部（平行于衬底表面的侧面）流动。因为此类配置的导电沟道实质上沿鳍的三个不同外部区域驻留，因此此类鳍式FET设计有时称为三栅晶体管。鳍式FET还包含栅极任一侧上的侧壁隔片（一般称为隔片），它们帮助确定沟道长度，并有助于替换栅极工艺(replacement gate process)。鳍式FET是非平面晶体管配置的示例。存在有与非平面晶体管关联的多个非平凡议题。

附图说明

图1A图示了按照本公开实施例，包含牺牲的外延源极/漏极（S/D）材料并且在栅极加工之后的示例集成电路结构。

图1B图示了按照本公开实施例，图1A的示例集成电路结构的截面视图，该截面视图沿平面A穿过右鳍的中间。

图2图示了按照本公开实施例，在叠置绝缘体层中形成S/D接触部沟槽之后的图1B的示例集成电路结构。

图3图示了按照本公开实施例，在已经移除牺牲的S/D材料以形成S/D沟槽之后的图2的示例集成电路结构。

图4图示了按照本公开实施例，在S/D沟槽中沉积替换S/D材料之后的图3的示例集成电路结构。

图5图示了按照本公开实施例，在接触部沟槽中沉积金属S/D接触部之后的图4的示例集成电路结构。

图6图示了按照本公开一些实施例，能对图5的示例集成电路结构进行的改变。

图7A-B图示了按照本公开实施例，在图2中形成的S/D接触部沟槽中沉积附加外延材料。

图8图示了按照本公开一个或更多实施例，采用使用本文公开的技术形成的集成电路结构或器件所实现的示例计算系统。

具体实施方式