[发明专利]用于减少泄漏的SRAM架构

权利要求书

1.一种连接到第一电源电压(VDD)的存储器，所述存储器包括：

多个存储器单元，被安排为具有行和列的矩阵；

多条字线，每条字线WL包括所述多个存储器单元中的一行；

多个位线对，其中，每个位线对包括：

所述多个存储器单元中的一列；

读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及

写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；

每个存储器单元包括静态随机存取存储器SRAM位单元(100)，所述SRAM位单元包括：

两个交叉耦合的反相器(I1，I2)；

单个写入存取晶体管(M1)，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及

第一读取存取晶体管(M2)和第二读取存取晶体管(M3)，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管(M3)被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管(M2)被安排用于转换由所述两个交叉耦合的反相器存储的数据；

其中，所述位单元连接到反相器(尾部缓冲器)，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管(M2)连接到地并且用于在其他情况下将所述第一读取存取晶体管(M2)连接到所述第一电源电压,

其中，所述多条字线中的每条WL都连接到第一解码器和第二解码器(400，500，600，700)，

其中，所述第一解码器被安排用于对读取地址进行解码并且输出所述RWL信号以选择WL用于读取包括在所述WL的所述存储器单元中的所述SRAM位单元的数据，由此，所选WL将向所述所选WL的所述存储器单元的所述第一读取存取晶体管和所述第二读取存取晶体管供应读取数据；并且

所述第二解码器被安排用于对写入地址进行解码并且输出所述WWL信号以选择WL用于向包括在所选WL的所述存储器单元中的所述SRAM位单元写入数据，由此，所述所选WL将被供应到所述所选WL的所述存储器单元的所述写入存取晶体管的数据。

2.如权利要求1所述的存储器，其中，所述两个交叉耦合的反相器在大小上是不对称的。

3.如权利要求1所述的存储器，其中，所述第一解码器和所述第二解码器包括多个晶体管(402，502，602，702)，

其中，每个晶体管连接到选择信号(404，504)，所述选择信号被安排用于激活和去激活所述晶体管；并且

所述多个晶体管被安排为树结构，其中，所述树结构的每个分支包括单个晶体管，其中，所述树结构包括至少两个根分支，其中，所述树结构中不是根分支的每个分支具有单个父分支，其中，所述树结构的每个叶分支被安排用于提供RWL或WWL信号以选择WL用于从所述存储器读取或向所述存储器写入数据，

其中，所述读取地址或所述写入地址被用于提供选择信号以激活所述多个晶体管之中沿着根分支与叶分支之间的路径的晶体管，以便分别基于所述读取地址或所述写入地址来选择正确WL。

4.如权利要求3所述的存储器，其中，所述树结构具有数量n个层级，其中，被安排为所述树结构的所述多个晶体管是PMOS晶体管，其中，包括在叶分支中的每个PMOS晶体管连接到接地的n个并联安排的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述n个并联安排的NMOS晶体管的选择信号，使得在所述树结构的所述叶分支处、不表示所述正确WL的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。

5.如权利要求3所述的存储器，其中，被安排为树结构的所述多个晶体管是多个PMOS晶体管，其中，所述多个PMOS晶体管中的每一个连接到接地的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述NMOS晶体管的选择信号，使得沿着到所述树结构的所述叶分支的PMOS晶体管路线、不表示所述正确WL的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。