[发明专利]用于减少泄漏的SRAM架构

说明书

本发明总体上涉及半导体存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路，以允许对有区别的电源电压的低压操作或应用。

技术领域

本发明总体上涉及电子硬件存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元的存储器单元。

背景技术

SRAM在低压操作中的性能和可靠性对工程界提出了挑战。低压SRAM的一个工程挑战主要是由于在缩放的电源电压下性能下降的模拟感测放大器。此外，现有低压SRAM解决方案存在以下问题：由于其在位单元中需要8个晶体管而导致较高的面积成本；较高的设计和制作成本。

随着新设备和应用近来在物联网(IoT)领域内兴起，对超低压设计的需求增加。大多数IoT设备将受益于低压存储器以节省电池，并且还受益于生产和面积成本降低的存储器。国际半导体技术蓝图(ITRS蓝图)指出，当前6T SRAM结构的革命性替代品是有待研究的挑战。

因此，需要一种高产、低压的SRAM。

发明内容

鉴于以上内容，本发明的目标在于解决或至少减少以上讨论的缺点中的一个或若干个。总体上，以上目标通过所附独立权利要求实现。

根据第一方面，本发明通过连接到第一电源电压的存储器来实现，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL都包括所述多个存储器单元中的一行；

多个位线对，其中，每个位线对都包括：所述多个存储器单元中的一列；

读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及

写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；

每个存储器单元都包括静态随机存取存储器(SRAM)位单元，所述SRAM位单元包括：

两个交叉耦合的反相器；

单个写入存取晶体管，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及

第一读取存取晶体管和第二读取存取晶体管，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管被安排用于转换由所述两个交叉耦合的反相器存储的数据；

其中，所述SRAM位单元连接到反相器，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管连接到地并且用于在其他情况下将所述第一读取存取晶体管连接到所述第一电源电压。

通过为SRAM位单元中的读取晶体管提供虚拟地，使用在位单元不参与读取操作时将第一读取存取晶体管连接到第一电源电压(VDD)的反相器(尾部缓冲器)，位单元泄漏将大幅减少。此外，通过仅将单个写入存取晶体管、并且因此单条WBL用于每个位单元，可以大幅减小位单元的面积和能量成本。

根据一些实施例，所述两个交叉耦合的反相器在大小上是不对称的。这种不对称设计有助于通过单个写入存取晶体管以低驱动强度进行写入操作。

根据一些实施例，所述多条字线中的每条WL连接到第一解码器和第二解码器，

其中，所述第一解码器被安排用于对读取地址进行解码并且输出所述RWL信号以选择WL用于读取包括在所述WL的所述存储器单元中的所述SRAM位单元的数据，由此，所选WL将向所述所选WL的所述存储器单元的所述读取数据存取晶体管供应读取数据；并且