[发明专利]独立式键盘扫描及编码电路

权利要求书

1.一种独立式键盘扫描及编码电路，其特征在于，由独立式键盘、第一缓冲寄存器、第二缓冲寄存器、状态码寄存器、编码器、数据组合单元组成；

所述独立式键盘扫描及编码电路由扫描脉冲和时钟脉冲进行同步控制；

所述独立式键盘共有N个按键，设有N位键盘状态信号输出端；所述N位键盘状态信号为电平信号；

所述第一缓冲寄存器和第二缓冲寄存器均N位二进制寄存器；所述第一缓冲寄存器的N位数据输入端依次连接至N位键盘状态信号输出端；所述第二缓冲寄存器的N位数据输入端依次连接至N位键盘状态信号输出端；

所述第一缓冲寄存器和第二缓冲寄存器的接收脉冲输入端连接至扫描脉冲；

所述数据组合单元设有第一路N位数据输入端、第二路N位数据输入端和2×N位数据输出端；所述第一路N位数据输入端依次连接至第一缓冲寄存器的N位数据输出端，第二路N位数据输入端依次连接至第二缓冲寄存器的N位数据输出端；

所述数据组合单元还设有数据选择信号端；所述数据选择信号端连接至扫描脉冲；数据组合单元的2×N位数据输出中，所述扫描脉冲为低电平时，第一路N位数据在前，第二路N位数据在后；所述扫描脉冲为高电平时，第一路N位数据在后，第二路N位数据在前；或者是，数据组合单元的2×N位数据输出中，所述扫描脉冲为低电平时，第一路N位数据在后，第二路N位数据在前；所述扫描脉冲为高电平时，第一路N位数据在前，第二路N位数据在后；

所述状态码寄存器为2×N位二进制寄存器；状态码寄存器的2×N位数据输入端连接至数据组合单元的2×N位数据输出端；

所述状态码寄存器的接收脉冲输入端连接至时钟脉冲；

所述编码器有2×N位编码输入端，所述2×N位编码输入端连接至状态码寄存器的2×N位数据输出端。

2.根据权利要求1所述的独立式键盘扫描及编码电路，其特征在于：所述时钟脉冲的周期为20～100ms；所述扫描脉冲为时钟脉冲的二分频信号。

3.根据权利要求2所述的独立式键盘扫描及编码电路，其特征在于：所述时钟脉冲控制扫描脉冲翻转的无效触发边沿称为状态锁存沿；所述状态码寄存器在时钟脉冲的状态锁存沿进行数据锁存；所述第一缓冲寄存器在扫描脉冲的上升沿进行数据锁存时，第二缓冲寄存器在扫描脉冲的下降沿进行数据锁存；或者是，所述第一缓冲寄存器在扫描脉冲的下降沿进行数据锁存时，第二缓冲寄存器在扫描脉冲的上升沿进行数据锁存。

4.根据权利要求3所述的独立式键盘扫描及编码电路，其特征在于：所述第一缓冲寄存器、第二缓冲寄存器、状态码寄存器由边沿触发的D触发器组成；所述编码器为只读存储器。

5.根据权利要求1所述的独立式键盘扫描及编码电路，其特征在于：所述状态码寄存器的2×N位数据输出端输出2×N位的状态码；所述状态码由有效状态码和无效状态码组成；所述编码器输出的键号由有效键号和无效键号组成；所述有效状态码由有效键盘操作或状态产生，编码器输入每一个有效状态码时对应输出相应的有效键号；所述无效状态码由无效键盘操作或状态产生，编码器输入所有无效状态码时都对应输出无效键号。

6.根据权利要求5所述的独立式键盘扫描及编码电路，其特征在于：所述编码器有M位键号输出端，M值的选择应满足2^M大于等于有效键号与无效键号的数量之和。

7.根据权利要求6所述的独立式键盘扫描及编码电路，其特征在于：还包括键盘状态变化脉冲产生单元，用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出的键号发生改变时，输出键盘状态变化脉冲。

8.根据权利要求7所述的独立式键盘扫描及编码电路，其特征在于：所述键盘状态变化脉冲产生单元由M位延迟缓冲器、M个异或门和或门组成；M位延迟缓冲器用于对独立式键盘输出的M位键号分别进行信号延迟；M个异或门的输入分别为M位延迟缓冲器的输入、输出信号；M个异或门的输出分别连接至或门的输入端；或门的输出端输出键盘状态变化脉冲。