[发明专利]一种提升ASIC算法精度的方法

说明书

本发明公开一种提升ASIC算法精度的方法，属于计算机技术领域；针对数字ASIC中加减乘除等运算的高精度实现，在针对ASIC设计进行中间运算过程中，设置算法减损模块和取整运算模块；算法减损模块用于算法中间过程中保留更多的有效位数，取整运算模块根据实际情况采取整规则对结果进行取整；本发明可用于半导体领域，可以减小算法中间过程带来的精度损耗，而且可以实现向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。该方法具有通用性强、实施简便等特点，具有广阔的应用前景。

技术领域

本发明公开一种提升ASIC算法精度的方法，属于计算机技术领域。

背景技术

ASIC，是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。随着科技发展，出现数字ASIC，数字ASIC实现加减乘除等运算的算法时，需要小心处理，因为数字ASIC中用”0””1”来代表高低电平，不可能出现小数，尤其是对除法的处理，不当的算法，将导致最终运算结果的巨大偏差，从而影响整个ASIC设计。本发明针对数字ASIC中加减乘除等运算的高精度实现，提出了一种提升ASIC算法精度的方法，可用于半导体领域，可以减小算法中间过程带来的精度损耗，而且可以实现向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。该方法具有通用性强、实施简便等特点，具有广阔的应用前景。

发明内容

本发明针对现有技术中数字ASIC的不当算法，将导致最终运算结果的巨大偏差，从而影响整个ASIC设计的问题，提供一种提升ASIC算法精度的方法，具有通用性强、实施简便等特点，具有广阔的应用前景。

本发明提出的具体方案是：

一种提升ASIC算法精度的方法：

在针对ASIC设计进行中间运算过程中，设置算法减损模块和取整运算模块；

算法减损模块用于算法中间过程中保留更多的有效位数，取整运算模块根据实际情况采取整规则对结果进行取整；

具体过程为在针对ASIC设计进行中间运算之前对分子部分的数据利用算法减损模块进行减损因子δ调整，使得在做除法之前提高分子的有效位数，进而除法之后的结果保留更多的有效位数，并利用取整运算模块根据实际情况采取的取整规则来对结果进行取整处理，以减少运算中间过程带来的精度损耗。

所述减损因子δ根据在ASIC设计中计算的需要，在21,22,23,24,25,…，2n中选取，通过移位来实现乘法。

所述取整运算模块采取的取整规则为向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。

一种提升ASIC算法精度的系统，用于所述的方法，包括算法减损模块和取整运算模块，算法减损模块用于算法中间过程中保留更多的有效位数，取整运算模块根据实际情况采取整规则对结果进行取整；

具体过程为在针对ASIC设计进行中间运算之前对分子部分的数据利用算法减损模块进行减损因子δ调整，使得在做除法之前提高分子的有效位数，进而除法之后的结果保留更多的有效位数，并利用取整运算模块根据实际情况采取的取整规则来对结果进行取整处理，以减少运算中间过程带来的精度损耗。

所述取整运算模块采取的取整规则为向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。

本发明的有益之处是：

本发明针对数字ASIC中加减乘除等运算的高精度实现，提出了一种提升ASIC算法精度的方法，可用于半导体领域，可以减小算法中间过程带来的精度损耗，而且可以实现向下取整、向上取整、四舍五入或者根据实际情况自设定的取整规则。该方法具有通用性强、实施简便等特点，具有广阔的应用前景。