[发明专利]半导体布局结构

说明书

本发明公开一种半导体布局结构，其包含有至少一第一信号线，以及一对低电源电位线。该第一信号线与该等低电源电位线都沿一第一方向延伸，且该等低电源电位线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等低电源电位线形成于该第一信号线的相对两侧。

技术领域

本发明涉及一种半导体布局结构，尤其是涉及一种可于半导体后段制作工艺(back-end-of-line，BEOL)中采用多重图案方法(multiple patterning)完成的半导体布局结构。

背景技术

在半导体集成电路的制作工艺中，集成电路的微结构的制造，需要在如半导体基材/膜层、介电材料层、或金属材料层等适当的基材或材料层中，利用如光刻及蚀刻等制作工艺形成具有精确尺寸的微小图案。为达到此一目的，现有半导体技术在一目标材料层上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层可包含通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求。在这一点上，分辨率被视为在预定的制造条件下用来图案化最小尺寸的影像的能力衡量值。

然而，随着半导体科技不断进步至85纳米(nanometer，nm)以下，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，半导体业者现在是采用多重图案化(multiple patterning)方法作为克服光刻曝光装置的分辨率极限的途径。常见的多重图案化方法可包含例如是显影-蚀刻-显影-蚀刻(litho-etch-litho-etch，LELE)、显影-冻结-显影-蚀刻(litho-freeze-litho-etch，LFLE)、双重图案化(double patterning)方法、自对准双重图案化(self-aligned doublepatterning，SADP)方法(亦称为间隙壁自对准双重图案化方法(spacer self-aligneddouble-patterning，以下简称为SADP)，也就是侧壁影像转换(sidewall image transfer，SIT)方法)等等。

一般而言，在多重图案化制作工艺中，首先将致密图案(其个别图案尺寸及/或图案间间距低于光刻装置的分辨率极限)拆解至不同的光掩模。随后将该等光掩模上的图案转移至光致抗蚀剂层/掩模层，故可使不同光掩模上的图案组合成原始的目标图案。由此可知，多重图案化方法为一精密且制作工艺控制要求极高的制作工艺方法，故多重图案化方法的采用，无可避免地增加了制作工艺复杂度与制作工艺成本。

发明内容

因此，本发明提供一种可降低多重图案化制作工艺的制作工艺复杂度的半导体布局结构。

本发明所提供一种半导体布局结构，包含有至少一第一信号线，以及一对低电源电位(Vss)线。该第一信号线与该等Vss线都沿一第一方向延伸，且该等Vss线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等Vss线形成于该第一信号线的相对两侧。

本发明所提供另提供一种半导体布局结构，包含有二高电源电位(Vcc)线、二低电源电位(Vss)线、以及多个第一信号线，且该等Vcc线、该等Vss线与该等第一信号线都沿一方向延伸。该等Vss线设置于该等Vcc线之间，而该等第一信号线设置于该等Vss线之间。

本发明所提供的半导体布局结构，主要将Vcc线、Vss线与第一信号线以“Vcc-Vss-第一信号线-Vss-Vcc”的设计排列设置，是以高/低电源电位线以及信号线之间的间距可因上述设计而得以相同。而具有相同间距的线路图案可简化多重图案化方法的图案设计，故本发明所提供的半导体布局结构享有降低制作工艺复杂度以及减少制作成本等优点。

附图说明