[发明专利]分离栅快闪存储单元互连的制作方法

说明书

本发明提供了一种分离栅快闪存储单元互连的制作方法，只对擦除栅区域进行离子注入形成源极，并不对源带区进行离子注入，以避免现有技术中，对源带区进行了离子注入而损伤了半导体基底，导致源带区生长的源极氧化层厚度高于预期的问题。

技术领域

本发明涉及半导体技术领域，尤其涉及一种分离栅快闪存储单元互连的制作方法。

背景技术

具有电编程和擦除功能的非易失性存储器件的典型实例是快闪存储(Flashmemory)器。快闪存储器的存储单元可以被分类为堆叠(stack)结构和分离栅(split gate)结构。堆叠结构的快闪存储单元容易出现在多次反复写入/擦除循环后，单元阀值可能被改变，即擦除功能过度问题，而分离栅能够很好的克服该问题，一个典型的分离栅存储单元结构如图1所示，包括具有源极111的半导体基底100、依次以堆栈的方式形成在半导体基底100上的浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107，还包括形成在控制栅104两侧的控制栅侧壁层108、形成在控制栅侧壁层108表面以及浮栅102字线区域侧的浮栅侧壁氧化层109，源极111上形成有源极氧化层112，源极氧化层112上形成有擦除栅121，字线区域基底上形成有字线氧化层113，在字线氧化层113上形成有字线122。

在集成电路中，存在多个分离栅存储单元及其他电路元件，多个电路元件之间需要互连，如图2所示的集成电路版图展示了一个分离栅存储单元的俯视结构，沿A-A截取的截面即如图1所示的分离栅存储单元的结构。而对于集成电路中的其他电路元件与分离栅存储单元的互连，是在分离栅存储单元的源带区(source line strap)200实现的，如图2所示，两个控制栅104之间，在擦除栅区域的沿线方向上设置有源带区，源带区包括层间介质层，以及设置于层间介质层中的通孔，在通孔中填充金属，填充金属一端与分离栅存储单元A和B的源极连接，另一端与其他元件连接即可将不同层的电路元件之间的电连接。图2中，为清楚显示在整个源极线(Source Line，SL)上进行离子注入形成的源极111，并没有显示形成于源极111的上方，且除去源带区200所在区域以外的擦除栅121。

作为现有技术制造分离栅快闪存储单元互连的典型方法，如图3a-3g所示，一般包括如下步骤：

如图3a所示，形成存储单元堆栈结构，包括：提供半导体基底100，并在半导体基底100上形成包括浮栅氧化层101、浮栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107以及控制栅侧壁层108，并在浮栅两侧形成浮栅侧壁氧化层109的分离栅存储单元堆栈结构。

源极线与两个控制栅平行，位于两个控制栅之间的半导体基底上，现有技术中首先在两个控制栅之间的整个源极线表面上沉积形成牺牲氧化层301，然后以覆盖存储单元区域中字线区域的图案化光刻胶302为掩模，对源极线区域透过牺牲氧化层301进行离子注入形成源极111。

如图3b所示，进行湿法刻蚀，去除源极111处的牺牲氧化层301，并灰化图案化光刻胶302；

如图3c所示，在源极线上形成源极氧化层112；

参照图3d，沉积多晶硅，并刻蚀去除源带区的多晶硅，以在擦除栅区域形成擦除栅，在字线区域形成字线122，进而形成存储单元结构；

图3d为图2中沿B-B的截面视图。

如图3e所示，在存储单元结构上依次沉积氧化物及氮化物，进行干法刻蚀，以在存储单元两侧形成存储单元侧壁层303；

如图3f所示，对源带区表面的栅极氧化层112进行干法刻蚀，以去除源带区上的栅极氧化层112，并在暴露的半导体基底100表面形成金属硅化物304；