[发明专利]模拟译码电路设计方法及系统

说明书

本发明提供了一种模拟译码电路设计方法及系统，所述方法包括：S1.根据预设校验矩阵建立因子图模型；根据因子图模型建立对应的模拟译码电路；S2.根据预设电路设计要求以及相应公式设计和积模块电路的输入参数；S3.获取和积模块电路的相关失配参数和相关延迟参数；S4.根据相关失配参数和相关延迟参数进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到BER性能仿真结果；S5.判断仿真结果是否满足预设要求，若是则结束流程；否则修改步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。本发明能够将设计输入参数和系统级别特性联系起来，因此能够为电路设计提供优化指导。

技术领域

本发明涉及通信信号处理技术领域，具体涉及一种模拟译码电路设计方法及系统。

背景技术

1998年，Loeliger和Hagenauer分别提出利用经典模拟电子网络来进行纠错码译码，并首先提出“模拟译码”概念。目前不同研究团队都实现了不同码型的模拟译码芯片，如表1所示。芯片的测试结果表明，与数字实现相比，在实现相同迭代译码算法(和积算法或最小和算法)上，如果译码速率相同情况下，模拟译码电路功耗更低；而在译码功耗相同情况下，模拟译码电路速率更高。

表1模拟迭代译码芯片性能对比

模拟译码电路具有如上所述优势，使得模拟译码电路成为应用热点。然而现有技术中在设计模拟译码电路时，为了得到较好的性能，需要进行SPICE级别电路模型仿真以得到较为准确或合适的设计参数。但是对于高复杂度纠错码型的模拟译码电路，SPICE级别电路模型仿真是不切实际的。

发明内容

针对现有技术中的缺陷，本发明提供一种模拟译码电路设计方法及系统，能够将设计输入参数(晶体管尺寸参数和单位电流)和系统级别特性(例如BER和收敛时间)联系起来，因此能够为电路设计提供优化指导。

为解决上述技术问题，本发明提供以下技术方案：

第一方面，本发明提供了一种模拟译码电路设计方法，包括：

S1.根据预设校验矩阵建立译码因子图模型；将所述译码因子图模型中的节点转换为对应和积模块电路，将所述译码因子图模型中的变量节点转换为等式约束模块，将所述译码因子图模型中的校验节点转换为奇偶校验模块；根据所述译码因子图模型的拓扑完成所述和积模块电路之间的连线；

S2.根据预设电路设计要求以及下述公式设计所述和积模块电路的输入参数：

其中，W/L为吉尔伯特乘法电路晶体管栅极宽长比，I_U为单元电流，I_S为工艺相关电流；其中，所述和积模块电路的输入参数包括W/L和I_U；

S3.获取所述和积模块电路的相关失配参数和相关延迟参数；

S4.根据步骤S3得到的相关失配参数和相关延迟参数，进行考虑失配效应和电路动态行为影响因素的模拟译码电路模型的计算过程，得到模拟译码电路BER性能仿真结果；

S5.判断步骤S4得到的BER性能仿真结果是否满足预设要求，若是，则结束流程；否则修改所述步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。

进一步地，所述预设电路设计要求包括：芯片面积受限情况或功耗受限情况；

相应地，当所述预设电路设计要求为芯片面积受限情况时，根据所述芯片面积受限情况确定符合要求的一种W/L，再根据下述公式设计所述单元电流I_U：