[发明专利]一种半导体器件及其制备方法、电子装置在审
申请号: | 201610040052.0 | 申请日: | 2016-01-21 |
公开(公告)号: | CN106991361A | 公开(公告)日: | 2017-07-28 |
发明(设计)人: | 高燕 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | G06K9/00 | 分类号: | G06K9/00 |
代理公司: | 北京市磐华律师事务所11336 | 代理人: | 高伟,冯永贞 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 半导体器件 及其 制备 方法 电子 装置 | ||
技术领域
本发明涉及半导体领域,具体地,本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
在电子消费领域,多功能设备越来越受到消费者的喜爱,相比于功能简单的设备,多功能设备制作过程将更加复杂,比如需要在电路版上集成多个不同功能的芯片,因而出现了3D集成电路(integrated circuit,IC)技术,3D集成电路(integrated circuit,IC)被定义为一种系统级集成结构,将多个芯片在垂直平面方向堆叠,从而节省空间。
在半导体器件中指纹区的制备变的越来越广泛,如今指纹识别已成为手机标配,市场上出现越来越多的生产指纹识别的厂家,不同的产家其设计原理也是不一样的,其中基于电容结构方式的指纹识别器得到广泛应用。
其中,电容结构方式的指纹识别器是利用顶层铝和手指指纹间的电容,手指指纹凹凸不平,与顶层铝形成的电容也不一样,电容越大,指纹识别灵敏度越高。目前顶层铝的及钝化层的流程为:顶层铝的沉积及蚀刻,定义指纹识别电容器的下极板(像素pixel区域)及外围电路;钝化层的沉积及蚀刻,形成结合焊盘和钝化层,然后进行蚀刻以形成测试焊盘开口。
目前指纹识别传感器一般粘贴在陶瓷(蓝宝石、微晶锆)下面。如果能将传感器直接粘贴在玻璃下方(under glass)和屏幕整合在一起,不仅可以简化工艺,节约成本,而且对改善手机外形有非常重要的意义,但一般手机玻璃屏厚度达400um,比陶瓷封装厚一倍左右,严重影响指纹识别的灵敏度。
对于窄边框手机而言,能够将指纹传感器粘贴在玻璃下方对手机外观有非常重要的意义。因此,提高指纹识别的灵敏度使指纹识别和玻璃屏幕能整合在一起至关重要。但是目前所述指纹识别的灵敏度较低,在实际应用中带来很多不便,因此如何提高指纹识别的灵敏度成为目前需要解决的 问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件,所述半导体器件包括:
基底;
指纹识别区域,位于所述基底上;
底部电极,位于所述指纹识别区域中,所述底部电极的表面设置有若干凹槽图案,以增加所述底部电极的表面积。
可选地,所述凹槽图案的底部剩余的电极材料的厚度大于200埃。
可选地,所述凹槽图案的侧壁为竖直或者倾斜。
可选地,所述凹槽图案由凹槽沿直线和/或曲线延伸形成。
可选地,所述半导体器件还进一步包括钝化层和/或焊盘层,位于所述底部电极的上方。
可选地,所述半导体器件还进一步包括输入输出区,位于所述指纹识别区域的周围。
可选地,在所述底部电极的下方还形成有CMOS器件。
本发明还提供了一种上述的半导体器件的制备方法,所述方法包括:
提供基底,所述基底上形成有指纹识别区域,在所述指纹识别区域中形成有底部电极;
对所述底部电极进行图案化,以在所述底部电极上形成若干凹槽图案,以增加所述底部电极的表面积。
可选地,所述方法还进一步包括:
在所述底部电极上形成钝化层和/或焊盘层,以覆盖所述底部电极;
图案化所述钝化层和/或所述焊盘层,以在所述指纹识别区域的周围形成输入输出区。
可选地,所述凹槽图案的底部剩余的电极材料的厚度大于200埃。
本发明还提供了一种电子装置,包括上述的半导体器件。
本发明为了解决现有技术中存在的问题,提供了一种包含指纹区的半导体器件及其制备方法,在所述制备方法中在指纹识别像素区域的底部电极(例如顶层大块铝)上刻蚀凹槽,凹凸不平的底部电极(铝)会比原来平整的铝多出侧面面积,凹槽越多,增加的表面积就越大,凹槽的侧面轮廓可以直的,可以斜的,也可为其它形状,其中凹槽部分需剩余大于200A的铝,保证下极板的完整性。通过这种方法可使指纹识别电容器下极板面积增大,从而增大顶层铝和手指指纹间的电容,改善指纹识别灵敏度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的装置及原理。在附图中,
图1为本发明所述半导体器件制备的过程示意图;
图2为本发明所述半导体器件制备的过程示意图;
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