[发明专利]一种通用的芯片性能验证装置及方法

说明书

技术领域

本发明涉及芯片设计流程中EDA(ElectronicDesignAutomation，电子 设计自动化)验证领域，具体涉及一种通用的芯片性能验证装置及方法。

背景技术

随着科技的不断发展，芯片不仅向更小的外型尺寸发展，芯片的复杂度 也日益增大，对芯片性能的要求也越来越高，不仅要验证其功能是否能够完 全实现，还要验证其性能指标是否达到设计要求，这里的性能指标通常指的 是芯片端口速率特性、延迟特性和丢包率、误码率等关键性能指标，以及芯 片的输入输出时钟质量指标。

目前，业内比较流行的验证方法如VMM、OVM、UVM，这些验证方法都是 采用面向对象的语言SystemVerilog来实现，其验证思路是分析需求、搭 建相应的验证平台向被测试对象和参考模型同时输出激励，然后通过功能总 线模型或者监视器获取被测试对象与参考模型的输出，再利用记分牌进行自 动比较并输出文本比较结果，以达到验证的目的。而这些验证方法并不能满 足现在芯片验证对性能指标进行检测的需求，具体表现如下：

(1)、现有验证方法所推崇的参考模型更多是从芯片功能上定义的，一 般用来检查芯片端口的输入、输出逻辑是否满足设计要求，而没有一种通用 的机制去检查端口的性能是否满足设计要求；

(2)、如果针对不同的性能指标在端口添加监视器去检查芯片的性能是 否达标，会因为组件的不同以及检验项目的变更进行修改，性能验证平台很 难复用，造成很大的开销；

(3)、现有的验证方法很大一部分开销花在打印信息上，过多的打印信 息会导致仿真速度明显的减慢；但如果打印信息太少，性能指标结果难以观 测、可能瓶颈又被忽视，为了在仿真时间与性能指标结果精度之间取得折衷， 需要反复的修改验证平台，增加验证人员和仿真人员之间的沟通成本。

发明内容

本发明所要解决的技术问题是现有性能验证方法对性能指标验证关注 度不够、性能验证平台不能复用、仿真时间与性能指标结果精度之间难以 折衷的问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种通用的 芯片性能验证装置，包括：

性能统计项注册池，由多个不同的性能统计项构成，每个所述性能统 计项计算一项性能指标值，用户根据所验证芯片的性能需要注册相应的所 述性能统计项；

时间窗口模块，根据仿真时间以及用户需求设置统一的时间窗口，在 每次时间窗口来临时发送时间窗口来临事件；

信息收集模块，仿真开始后收集、存储被注册性能统计项性能指标信 息，在时间窗口来临时，向被注册性能统计项传输该时间窗口内对应的性 能指标信息；

通用方法模块，在被注册所述性能统计项收到时间窗口来临事件后， 向被注册的每个所述性能统计项提供性能指标值的计算方法；

报告输出模块，在收到每个时间窗口来临事件时轮询所有被注册性能 统计项，并输出对应的性能指标值报告。

在上述通用的芯片性能验证装置中，所述性能统计项可以被一个或者 多个用户多次注册，并根据注册的名称进行区分。

在上述通用的芯片性能验证装置中，所述性能统计项包括：

Clock，用于检测时钟的性能参数，时钟的性能参数包括：占空比、周 期、均方根、峰峰值、最大周期差和频偏值；

Statistic，用于统计用户所定义的计数项；

PacketLoss，用于统计用户所指定的端口或者业务的丢包率；

BitErrRate，用于统计用户所指定的端口或者业务的误码率；

Ratio，用于统计用户所指定的端口或者业务的速率；

Latency，用于统计用户所指定的不同端口之间的延迟；

BackToBack，用于统计用户所指定的端口或者业务的背靠背值；

Throught，用于统计用户所指定的端口或者业务的吞吐量。

在上述通用的芯片性能验证装置中，所述性能指标值包括：该性能指 标的最大值、最小值、平均值、历史最大值、历史最小值和历史平均值。

在上述通用的芯片性能验证装置中，所述时间窗口触发条件如下：

TCur-TBgn>＝ITime×Tstep×STime