[发明专利]用于实现超宽带伪随机编码实时脉冲压缩的装置

权利要求书

1.一种用于实现超宽带伪随机编码实时脉冲压缩的装置，其特征在于，包括：

脉冲压缩模块(30)，用于对发射信号和回波信号进行互相关运算，获得脉冲响应函数， 该脉冲压缩模块(30)包括：

第一存储单元，用于存储发射信号s(n)，n＝1，2...，N-1，其中N为发射信号的采样长 度；

第二存储单元，用于存储回波信号y(m)，m＝0，1，2，...，M-1，其中M为回波信号的采样 长度；

延时单元组，其包括级联的q-1个延时单元，其中，第一个延时单元(33)的输入端连接 至第一双端口RAM存储单元(31)的输出端，每一延时单元对输入的信号延时一个时钟周期；

计算单元，其包括q个计算子单元，每一个计算子单元由一个DSP内核完成，该q个计算 子单元中：

第1个计算子单元的两输入端分别连接至第一存储单元和第二存储单元的输出端；

除第1个计算子单元之外的第j个计算子单元的两输入端分别连接至第j-1的延时单元 和第二存储单元(32)的输出端；

多路选择器(35)，其具有q个输入端和1个输出端，该q个输入端分别连接至q个计算子 单元的输出端；以及

第三存储单元(36)，其输入端连接至多路选择器(35)的1个输出端，其输出端输出脉冲 响应函数；

其中，q≥3。

2.根据权利要求1所述的装置，其特征在于，所述q个计算子单元由FPGA内部的DSP内核 完成，实现分时并行时域互相关计算，其中：

第1个计算子单元完成第i轮中的第1个互相关函数点R(iq)的计算；

除第1个计算子单元之外的第j个计算子单元完成第i轮中的第j个互相关函数点R(iq+ j-1)的计算；

其中，i＝0，1，2，...[K/q]-1，j＝1，2，...q，K为互相关函数的长度，q介于M/100～M/5 之间。

3.根据权利要求1所述的装置，其特征在于：

所述第一存储单元为第一双端口RAM存储单元(31)，在该第一双端口RAM存储单元(31) 中，发射信号在驱动时钟的上升沿依次输出；

所述第二存储单元为第二双端口RAM存储单元(32)，在所述第二双端口RAM存储单元 (32)中，回波信号在驱动时钟的上升沿依次输出；

所述第三存储单元为第三双端口RAM存储单元(36)。

4.根据权利要求2所述的装置，其特征在于，所述延时单元为D触发器。

5.根据权利要求4所述的装置，其特征在于，每一计算子单元包括：

乘法器，其具有两输入端，该两输入端中的第二输入端连接至所述第二存储单元的输 出端

加法器，其一输入端连接至所述乘法器的输出端，其输出端经过一延时单元后连接至 该加法器的另一输入端；

其中，对于第1个计算子单元中的乘法器，其第一输入端连接至第一存储单元的输出 端；对于除第1个计算子单元之外的第j个计算子单元的乘法器，其第一输入端连接至延时 单元组中第j-1的延时单元的输出端。

6.根据权利要求1所述的装置，其特征在于，所述多路选择器35在第i轮计算中，自第N 个时钟周期开始，在第j个时钟周期，选择第j个输入端的数据作为其输出端的数据。

7.根据权利要求6所述的装置，其特征在于，对于所述第三存储单元，其在第i轮计算 中，自第N个时钟周期后，将自身的写使能打开，开始写入互相关函数数据点，其中，第j个时 钟周期的写入地址为(iq+j-1)。